Scalability of Sub-micron Oxide TFTs for Displays and LSI Applications

Abstract

무어의 법칙에 따라 트랜지스터의 사이즈는 매해 줄어들고 있다. 트랜지스터의 소형화는 주로 소자의 채널 길이를 줄이는 방식으로 진행되었다. 디스플레이에서는 픽셀과 게이트 드라이버 회로의 면적을 축소할 수 있도록 산화물 박막 트랜지스터의 크기를 줄여 큰 픽셀 개구율과 얇은 프레임을 요구하기 때문에 단(短) 채널을 가진 산화물 박막 트랜지스터가 필요하다. 트랜지스터의 전기적 특성은 채널의 길이가 짧을수록 effective length (Leff = Lgate - ∆L)에 의존하는 경향이 커진다, 그렇기 때문에 소자의 ∆L을 추출하는 2가지 방법으로 the transmission line method와 shift and ratio method을 제안한 후, 그 방법들을 사용하였다. 연구를 진행하기 위해 여러 조건의 산화물 박막 트랜지스터를 사용하였고 크게 채널의 캐리어 농도에 따른 소자들과 물리적인 ∆L변화를 위해 구조적으로 게이트 절연체의 길이를 길게 해준 소자로 나눌 수 있다. Probe-station을 이용하여 실제 IGZO 박막 트랜지스터의 전류-전압 특성을 1μm의 단 채널 길이의 소자부터 100μm의 장 채널 길이의 소자까지 측정하였고, TCAD 시뮬레이션 툴을 사용하여 실제 소자들과 가능한 한 동일한 구조의 TFT 소자를 만들었다. Effective length가 캐리어 분포와 연관되어 있기에, 우리는 TCAD 시뮬레이션을 사용하여 ∆L과 캐리어 분포의 상관관계성을 찾았다. 캐리어 분포의 변수로 게이트 가장자리에서 캐리어 농도의 가우시안 변화가 시작되는 위치와 캐리어 농도의 감소하는 가우시안 기울기로 설정하였다. 이러한 변수들을 사용하여 ∆L contour map을 만들었고, 각 소자의 캐리어 분포를 추출하기 위해 이 ∆L contour map을 사용하였다. 캐리어 분포와 DOS 변수들을 사용하여 시뮬레이션 소자의 전기적 특성, 문턱전압의 roll-off 및 ∆L을 측정 소자와 피팅하였다. 또한 훌륭한 단 채널의 소자는 좋은 전기적 특성을 위해 높은 캐리어 농도를 가지고, 더 나은 SCE를 위해 더 긴 게이트 절연체를 갖은 소자라는 것을 발견하였다. 차세대 디스플레이 및 Si-CMOS 반도체의 혼용 집적을 위한 sub-micron 박막 트랜지스터의 scalability를 확보하기 위해 캐리어 분포를 파악하고 제어하는 것이 필수적이다.; The size of the transistor has been reduced, mainly by shortening the channel length. In displays, a short channel thin film transistor is needed to have a large pixel aperture ratio and a thin frame by reducing the size of TFTs so that the area of the pixel and gate driver circuit can be shrunk. Since the characteristics of the transistors depend on the effective length (Leff = Lgate - ∆L) in the short channel device, we introduced two methods of extracting ∆L, the transmission line method and the shift and ratio method. We used several types of oxide TFTs: devices according to the channel carrier concentration and devices that structurally changed ∆L by making the gate length long. We measured the current-voltage characteristics using prob-station for actual IGZO TFTs with short channel length (1μm) to long channel length(100μm). And we simulated TFTs with the same structure as the actual devices using Silvaco technology computer-aided design (TCAD) simulation tool. The effective length is related to the carrier profile, so we found the correlation between the ∆L and the carrier profile with TCAD simulation. For the carrier profile, we set the parameters as overlap length and gaussian doping straggle, which determine the carrier concentration at the edge of the gate. Using those parameters, we produced a ∆L contour map. The ∆L contour map was used to extract the carrier profile of each devices. With the carrier profile and DOS parameters, we fitted electrical characteristics, threshold voltage roll-off, and ∆L of the simulation devices to the measurement devices. And we found that a device that satisfies both of which has a high carrier for good electrical characteristics and a long gate insulator for better SCE was the best as a short channel device. Knowing and controlling the carrier profile is essential for sub-micron TFT scalability.