상위·하위 수준에서 통합된 테스트 합성 기술의 개발

Abstract

칩의 집적도에 비례 하여 설계검증 및 칩 제작 후의 결함점검은 갈수록 어려워지며 이러한 테스트 문제의 원초적 해결을 위하여 다양한 테스트설계 기술이 널리 개발되고 있다. 상위 수준의 테스트설계에서는 회로의 기능에 대해서는 알 수 있으나 구조에 대해서는 알 수 없고, 하위 수준의 테스트설계에서는 회로의 구조를 알 수 있으나 기능은 알 수 없다. 따라서 테스트 설계는 기능을 기술하는 상위 수준에서부터 고려되어 하위 게이트수준에서 스캔플립플롭을 선택하여야 최적화된 성능을 얻을 수 있다. 본 논문에서는 테스트용이도를 증진시키기 위해, 상위수준의 기능정보에 대해서는 테스트점을 삽입하여 제어흐름(control flow)을 변경하고, 상위 수준의 합성 후에 하위 수준에서 스캔플립플롭을 선택하여 다시 합성하는 상위ㆍ하위 수준에서 통합된 테스트 합성 기술을 제안한다. 실험결과 통합된 테스트 합성 기술이 대부분의 벤치마크회로에서 높은 고장검출율을 보여주고 있다.

Design verification and VLSI testing have become more difficult as the complexity of VLSI circuits drastically increases. Various design for testability(DFT) techniques have been developed to resolve the problems. The circuit behavior level information is available in the high level description and the gate level information is achievable through the high level synthesis. In this paper, the testing problem is resolved by choosing scan flip-flops in the logic level after applying high level DFT techniques on the behavioral level information described by hardware description languages. Experimental results show that the fault coverages for most of the benchmark circuits are highly improved.