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계층적 SoC 테스트 접근을위한 플래그 기반 코아 연결 모듈의 설계

Title
계층적 SoC 테스트 접근을위한 플래그 기반 코아 연결 모듈의 설계
Other Titles
A Design of Flag Based Wrapped Core Linking Module for Hierarchical SoC Test Access
Author
박성주
Keywords
경계스캔 설계; IEEE 1149.1; P1500; SoC 테스트; 코아 테스트
Issue Date
2003-01
Publisher
대한전자공학회
Citation
전자공학회논문지. v,40, no.1, page.52-60
Abstract
IEEE 1149.1 경계스캔 IP 코아로 설계된 시스템 칩(SoC)을 테스트하기 위하여 각 코아 간의 다양한 연 결을 가능하게 하는 설계 기술이 IBM과 TI 등에서 제안되었다. 본 논문은 기존에 제안된 방식의 문제점을 분석하고 IEEE 1149.1 경계스캔 뿐만 아니라 IEEE P1500 래퍼 코아가 포함된 시스템 칩에서 사용할 수 있는 새로운 구조를 제안한다. 본 설계 기술은 최소한의 추가영역으로 코아의 설계변경 없이 IEEE 1149.1 표준과 호환성을 유지하면서 확장성을 갖고 계층적으로 테스트 접근을 할 수 있다는 장점이 있다
URI
http://www.dbpia.co.kr/journal/articleDetail?nodeId=NODE00488136https://repository.hanyang.ac.kr/handle/20.500.11754/155158
ISSN
1229-6368
Appears in Collections:
COLLEGE OF COMPUTING(소프트웨어융합대학)[E] > COMPUTER SCIENCE(소프트웨어학부) > Articles
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