The Institute of Electronics Engineers of Korea - Semiconductor and Devices, v.40, No.1, Page.52-60
Abstract
IEEE 1149.1 경계스캔 IP 코아로 설계된 시스템 칩(SoC)을 테스트하기 위하여 각 코아
간의 다양한 연결을 가능하게 하는 설계 기술이 IBM과 TI등에서 제안되었다.
본 논문은 기존에 제안된 방식의 문제점을 분석하고 IEEE 1149.1 경계스캔 뿐만 아니라
IEEE P1500 래퍼 코아가 포함된 시스템 칩에서 사용할 수 있는 새로운 구조를 제안한다.
본 설계 기술은 최소한의 추가영역으로 코아의 설계변경 없이 IEEE 1149.1 표준과
호환성을 유지하면서 확장성을 갖고 계층적으로 테스트 접근을 할 수 있다는 장점이 있다.