Soft Error Analysis of Advanced Memory Devices: A Radiation Particle Perspective

Abstract

트랜지스터 크기가 줄어들면서 single-event effect 효과로 인해 발생하는 소프트 에러가 고급 메모리 장치에 점점 더 중요 해지고 있다. 이 논문에서는 SRAM과 플립플롭 (flip-flop)의 두 가지 유형의 메모리 장치에 중점을 둔다. 소프트 에러의 원인인 방사선 입자의 여러 유형을 자세하게 제시한다. 다음으로, 소프트 에러의 이해를 돕기 위해 기본적인 소프트 에러의 종류와 그 메커니즘이 다루어질 것이다. 또한 현재의 고급 메모리 디바이스의 소프트 에러 트렌드와 자주 사용되는 소프트 에러 완화 기술들이 제시된다. 소프트 에러를 측정하고 분석하기 위해 가속 방사선 입자 테스트 방법과 시뮬레이션이 효과적인 도구로 사용된다. 마지막으로, 고급 메모리 디바이스의 신뢰성 문제를 해결하기 위해 두 가지의 새로운 완화 기술이 제공된다. 이 논문에서는 중성자, 양성자, 알파 입자, 중이온 및 광자 레이저 등의 방사선 입자들을 다룬다. 각 유형의 입자들의 특성이 비교 논의된다. 각 입자의 특성을 보여주기 위해 여러 시뮬레이션 프로그램이 사용되었다. 시뮬레이션 프로그램으로 SRIM과 Geant4가 사용되었다. SRIM은 각 입자의 Stopping Power를 보여주기 위해 사용되었다. Geant4 프로그램은 핵 반응 프로그램이며 방사선 입자와 반도체 재료 원자의 핵 상호 작용에 대한 복잡한 작업을 보여주기 위해 활용되었다. 가속 방사선 테스트 방법 및 설정에 대해서도 자세히 설명한다. 삼성과 공동으로 65nm 칩 설계를 수행하여 앞선 시뮬레이션과 실험에 관한 이해도를 높일수가 있었다. 새로운 오류 검출 방식과 내방사선 설계 두 가지의 소프트 에러 완화 방법이 제시된다. 첫 번째 방법은 SRAM에서 점점 더 심각해지는 multiple-cell upset (MCU)들을 효과적으로 검출할 수 있는 방안을 제안한다. 인터리빙 거리 (interleaving distance), 패리티 코드 (parity code) 및 웰탭(well-tap)에 대한 검토를 수행하여 큰 사이즈의 MBU를 검출하는데 효과적인 신규 검출 방식을 제안한다. 두 번째 방법은 내방사선 설계이며 두 개의 플립플롭들을 물리적으로 병합 하여 전하를 공유하도록 하고 이를 통해 플립플롭의 소프트 오류 신뢰성을 높이려고 시도했다. 이 논문에서 제시하는 새로운 에러 검출 방식은 널리 쓰이는 웰탭의 MCU 억제 효과, 패리티 코드의 검출 가능성 및 인터리빙 거리 방식을 조화롭게 사용한다. 따라서 이 방식은 유연하고 구현률이 높다. 제안된 체계의 효과를 평가하기 위해 row depth 모델이 작성되었다. 이 모델을 기초로 하여 검출 가능한 최대 MCU 사이즈를 계산한 결과 SEC-DED보다 제안된 검출방식이 더 효과적인 것으로 나타났다. 방사선 실험을 시행하여 발생한 전체 MCU 중 1% 만이 웰탭을 넘어난 것으로 확인되었기 때문에 웰탭이 MCU를 억제한다는 전제를 확인 하였다. 제안된 방식은 SEC-DED보다 에러 검출 실패에 대해 적어도 3배 더 나은 것으로 나타났다. 또한, 면적을 효율으로 줄이는 동시에 방사선 신뢰성을 높이는 새로운 내방사선 설계 방법을 제안한다. 인터리빙 플립플롭 레이아웃이라 명명한 이 설계 방법이 적용된 칩을 대상으로 방사선 신뢰성 확인 테스트를 수행하였다. 새로운 레이아웃 방식은 하나의 셀에 통합된 두 개의 플립 플롭을 통해 면적 감소 기회를 제공하여 기준 플립플롭에 비해 면적이 줄어 들었다. 동시에, 이 설계는 자연적으로 발생하는 전하 공유 현상과 소프트 에러 신뢰성을 위한 임계 전하 (critical charge) 증가를 효율적으로 활용한다. 래치 기반 및 인버터 기반의 두 가지 인터리빙 레이아웃은 28nm 공정으로 제작되었다. IFF (Interleaved Flip-Flops) 및 레퍼런스 플립플롭에 대해 5 MeV 알파를 이용한 신뢰성 테스트를 수행했다. 실험 결과는 알파 입자에 대한 IFF의 강력한 효과를 보여주었다. 이 논문에서는 방사선 입자, 소프트 에러 및 완화 기술이 제시된다. 새로운 에러 검출 방식과 내방사선 설계는 면적 비용을 크게 증가시키지 않으면서 소프트 에러 신뢰성을 효과적으로 향상시킨다. 고속 방사선 실험과 시뮬레이션 툴들을 통해 논문에 제시된 완화 기술들이 효과적임을 보였다.; As technology size shrinks, soft errors that occur due to single-event effects are becoming increasingly imperative for advanced memory devices. Accordingly, mitigation techniques are used to attain soft error reliability at the cost of area penalty. In this dissertation, soft error reliability is attained with the objective of minimizing and even lowering the area penalty. Two types of memory devices are focused in this thesis: SRAM and flip-flop (FF). Radiation particles, causation of soft errors, are presented type by type in detail to show the characteristics of each particles. Following, basic soft error fundamentals and upset types will be covered to establish understanding. Moreover, popular soft error mitigation techniques and technological trend is presented to show the current movement. For measuring and analyzing sot errors, accelerated test methodology and simulations conducted are shown as effective tools. Finally, two novel area-efficient mitigation techniques are presented to combat the soft error reliability issues on advanced memory devices. Radiation particles explored are neutron, proton, alpha particle, heavy ion, and photon laser. Each of the particles are discussed in depth and in comparison with each other for differentiation. Several simulation programs are used to show the characteristics of each particles; simulation programs utilized for radiation particles in the thesis are SRIM and Geant4. SRIM is used to show the stopping power, rate of energy loss, of each particles. Geant4 program is a nuclear reaction program and it is utilized to process the complex development of nuclear interaction between radiation particles and semiconductor material atoms. Accelerated radiation testing method and set up is also covered in detail to ascertain soft error reliability. A 65 nm chip design conducted in collaboration with Samsung is also shown. For mitigation of soft error, two methods are proposed: a novel error detection scheme and a novel radiation-hardened by design (RHBD) method. First scheme proposes an area overhead efficient error detection schemes in increasingly multiple-cell upset-dominant technologies, specifically SRAM. A review of interleaving distance, parity codes, and well-taps is conducted to examine each attribute to propose a novel detection scheme, effective at detecting large MBUs. In the second scheme, a novel RHBD layout is proposed in which two FFs are physically merged together in a manner that increase soft error through charge sharing while at the same time reduce area. Each schemes are explored in detail in the following paragraphs. The novel error detection scheme, with the harmonious use of the multiple-cell upset inhibition effects of well-taps, the detectability of parity codes, and an interleaving distance scheme, creates an effective error detection scheme that is both flexible and has a high implementation prospect. A row depth model is created to assess the effectiveness of the proposed scheme. The model shows that advanced technologies with greater multiple-cell upset sizes and ratios will experience error detection failures with schemes such as single error correction-double error detection (SEC-DED), whereas the proposed scheme remains effective. Experimental data is presented that confirms the premise that well-taps inhibit multiple-cell upset (MCU), as it is found that 1% of total MCU cross well-taps. The proposed scheme is recognized to be at least three times better against error detection failures than SEC-DED. Also, mitigation through RHBD method, an area-efficient interleaving FF layout scheme is proposed and tested for radiation reliability. The new layout scheme introduces area reduction opportunities by means of two FFs interleaved into one cell, resulting in a 17% lower area compared to the reference FF. At the same time, the scheme efficiently utilizes a naturally occurring phenomenon of charge sharing and increased critical charge for soft error reliability. Two types of interleaving layouts, latch-based and inverter-based, were fabricated at 28 nm technology. The Interleaved Flip-Flops (IFFs) and a reference FF were tested for reliability using 5 MeV alpha particles. The results show strong effectiveness of IFFs against alpha particles In this dissertation, soft error reliability in advanced memory devices is discussed with two novel methods proposed for mitigation. In contrast to traditional mitigation techniques in which soft error reliability is gained through area penalty, this work presents two methods that increase soft error reliability while minimizing to even reducing area penalty through the novel error detection scheme and novel RHBD layout.