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dc.contributor.advisor박상규-
dc.contributor.author신태섭-
dc.date.accessioned2020-08-28T16:34:49Z-
dc.date.available2020-08-28T16:34:49Z-
dc.date.issued2020-08-
dc.identifier.urihttps://repository.hanyang.ac.kr/handle/20.500.11754/152725-
dc.identifier.urihttp://hanyang.dcollection.net/common/orgView/200000438434en_US
dc.description.abstract언제 어디에서나 네트워크에 연결된 세상에 살게 되면서 대량의 데이터를 더욱 빠른 시간에 처리해야 하는 요구가 증가하게 되었다. 스마트폰, 웨어러블 기기 등 우리가 살아가는 생활 속 모든 기기들이 네트워크와 연결 되고, 그 기기들에 의해 수집된 수많은 데이터들을 빠르게 처리하고자 하는 시도가 계속되고 있다. 그 결과 high-speed interconnection에 대한 요구 성능이 꾸준히 증가하여 더 높은 data rate를 필요로 하게 되었다. 특히 serdes기술의 적용이 중요한데, 통상적인 serdes 기술을 통해서는 필요한 성능을 만족시키기 어려워졌다. 따라서 대부분의 기능을 digital logic으로 이관하는 ADC-based serdes가 요구되고 있다. 이 경우에 가장 중요한 기술 중 하나가 10-GS/s 이상의 속도를 가지는 ADC기술이다. 하지만 일반적인 단일 ADC로는 10GS/s의 성능을 내기 때문에 다수의 ADC를 병렬적으로 사용하여, 속도를 키우는 TI(time Interleaved) ADC가 주목받고 있다. 이 때 TI ADC의 각 채널에 사용 될 SUB ADC의 성능이 중요하게 된다. TI ADC의 채널수를 무한으로 늘릴 수는 없기 때문에 각 SUB ADC의 성능을 좋게 하는 것이 중요하다. ADC에는 여러 가지 종류가 있지만 10GS/s의 성능을 내기 위해 저속 고해상도 delta-sgma ADC는 적절하지 않다. flash, pipeline, SAR ADC는 각각 장단점이 있다. 특히 SAR ADC는 Flash와 Pipeline ADC 보다 속도가 느리지만 전력 소모와 면적이 작다는 장점이 있다. 따라서 본 논문에서는 TI ADC의 sub ADC로 SAR 구조를 채택하여 설계하였다. 본 ADC는 28-nm CMOS 공정을 사용하였으며, 1.2GS/s의 sampling속도를 가지며 5.7bit의 ENOB(effective number of bit)을 달성하였다.-
dc.publisher한양대학교-
dc.title두 개의 비교기를 이용한 6b 1.2GS/s의 축차 비교형 아날로그-디지털 데이터 변환기-
dc.title.alternativeA 6b 1.2GS/s Asynchronous SAR ADC Using Two Comparator-
dc.typeTheses-
dc.contributor.googleauthor신태섭-
dc.contributor.alternativeauthorShin, Tae Sub-
dc.sector.campusS-
dc.sector.daehak대학원-
dc.sector.department전자컴퓨터통신공학과-
dc.description.degreeMaster-
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GRADUATE SCHOOL[S](대학원) > ELECTRONICS AND COMPUTER ENGINEERING(전자컴퓨터통신공학과) > Theses (Master)
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