블라인드 워터마킹을 내장한 실시간 비디오 코덱의 FPGA기반 단일 칩 구조 및 설계

Abstract

본 논문에서는 압력 영상을 실시간으로 압축 및 복원할 수 있는 하드웨어(hardware, H/W)의 구조를 제안하고 처리되는 영상의 보안 및 보호를 위한 워터마킹 기법(watermarking)을 제안하여 H/W로 내장하고자 한다. 영상압축과 복원과상을 하나의 FPGA 칩 내에서 처리할 수 있도록 요구되는 모든 영상처리 요소를 고려하였고 VHDL(VHSIC Hardware Description Language)을 사용하여 각각을 효율적인 구조의 H/W로 사상하였다. 필너링과 양자화과정을 거친 다음에 워터마킹을 수행하여 최소의 회질 감소를 가지고 양자화 과정에 의해 워터마크의 소실이 없으면서 실시간으로 동작이 가능하도록 하였다. 구현된 하드웨어는 크게 데이터 패스부(data path part)와 제어부 (Main Controller, Memory Controller)로 구분되고 데이터 패스부는 영상처리 블록과 데이터처리 블록으로 나누어진다. H/W 구현을 위해 알고리즘의 기능적인 간력화를 고려하여 H/W의 구조에 반영하였다. 동작은 크게 영상의 압축과 복원과정으로 구분되고 영상의 압축 시 대기지연 시간 없이 워터마킹이 수행되며 전체 동작은 A/D 변환기에 동기하여 필드단위의 동작을 수행한다. 구현된 H/W는 ALTERA시의 APEX20KC EP20K600CB652-7 FPGA 칩에서 69％(16980개)의 LAB(Logic Array Block)의 9％(28352개)의 ESB(Embedded System Block)을 사용하였고 최대 약 82㎒의 클록주파수에서 인정적으로 동작할 수 있어 초딩 67월드(33 프레임)의 영상에 대해 워터마킹과 압축을 실시간으로 수행할 수 있었다.

In this paper, we proposed a hardware(H/W) structure which can compress and reconstruct the input image in ical time operation and implemented it into a FPGA platform using VHDL(VHSIC Hardware Description Language) All the image processing element to process both compression and reconstruction in a FPGA were considered each of them was mapped into H/W with the efficient structure for FPGA We used the DWT(discrete wavelet transform) which transforms the data from spatial domain to the frequency domain, because use considered the motion JPE2000 as the application The implemented H/W is separated to both the data path part and the control part The data path part consisted of the image processing blocks and the data processing blocks The image processing blocks consisted of the DWT Kernel of the filtering by DWT, Quantizer/Huffman Encoder, Inverse Adder/Buffer for adding the low frequency coefficient to the high frequency one in the inverse DWT operation, and Huffman Decoder Also there existed the interface blocks for communicating with the external application environments and the timing blocks for buffering between the internal blocks The global operations of the designed H/W are the image compression and the reconstruction, and it is operated by the unit of a field synchronized with the A/D converter The implemented H/W used the 69％(16980) LAB(Logic Array Block) and 9％(28352) ESB(Embedded System Block) in the APEX20KC600CB6520-7 FPGA chip of ALTERA, and stably operated in the 70㎒ clock frequency So we verified the real time operation of 60 fields/sec(30 frames/sec).