Nano-scale MOSFET 소자구현을 위한 Strained Si 공정개발에 관한 연구

Abstract

차세대 정보통신 소자의 고속화, 저전력 소모화, 고집적화 및 다기능화 요구 성능을 충족시키기 위해서는 단위 소자 셀의 회로 선폭을 지속적으로 줄여야만 가능 하다. 이러한 차세대 정보통신 소자의 요구 성능을 달성하기 위해서 기존의 실리콘 웨이퍼 기반의 평판 MOSFET 소자 보다 20% ~ 40%의 더 빠른 동작 속도와 고정 주파수에서 2~4배 정도 낮은 전력을 소비하며 bulk 실리콘 웨이퍼 기반 MOSFET에서 갖고 있는 soft error rate(SER) 문제점이 2~3배 감소되는 성능을 나타내는 silicon on insulator(SOI) 소자 구조가 채택되어지고 있다. 특히 고속 마이크로프로세서, 고속 CPU, 고속 SRAM, system on chip(SoC) 등과 같은 차세대 정보통신 소자에서는 고속화와 고집적화 실현을 위해 100 nm 이하 두께의 상층 실리콘의 나노 SOI 구조가 도입되면서 SOI 채널층의 트랜지스터의 채널 깊이(x_(j))가 게이트 회로 선폭 길이의 1/3 두께를 차지하는 partially depleted SOI complementary metal oxide field-effect transistor(C-MOSFET) 구조의 소자가 개발 되었다. 그러나 partially depleted SOI C-MOSFET 구조에서는 드레인 에지에서 발생되는 임팩트 ionization에 의해 홀이 buried 산화막 위에 축적되는 현상(이른바 floating body effect)이 발생하여 PD SOI(partially depletion SOI) C-MOSFET 포화 전류의 갑작스런 증가를 발생 시키는 kink effect 문제점을 가지고 있다. 이러한 문제를 해결하기 위하여 트랜지스터의 채널깊이(x_(j))가 상층 실리콘 두께의 전체를 포함하는 fully depletion SOI(FD SOI) C-MOSFET 구조가 등장 하였다. 그러나 소자의 초고속, 저전력 성능을 실현시키기 위하여 게이트 선폭의 길이가 70 나노미터로 감소되면 fully depleted SOI C-MOSFET 소자 구조에서는 트랜지스터의 채널깊이(x_(j))가 게이트 선폭의 길이의 1/3 두께로 되어야 하므로 SOI의 상층 두께도 따라 함께 줄어야 하며 20 nm 이하의 SOI 상층 실리콘 두께가 요구 된다. 그러나 SOI C-MOSFET 구조 소자의 상층 실리콘 두께가 20 nm 이하로 줄어들게 되면, 양자 현상으로 인해 나노 두께 변조 효과가 발생되기 때문에 반전 층 두께 감소로 인해 전자들이 반전 층 내에 더욱 속박(confinement)되어 inter-valley 산란이 증가 하여 전자이동도가 함께 줄어드는 문제가 발생한다. 이러한 문제를 극복하기 위하여, 상층의 실리콘 층과 중간 절연막인 buried 산화막 사이에 변형 SiGe층을 삽입하여 상층의 실리콘 층이 변형(strain)을 발생 시키는 SiGe 레이어의 삽입 구조는 Ge의 격자 상수(5.65Å)가 Si(5.43Å) 보다 크기 때문에 임계 두께 아래에서 상층 실리콘 구조를 일반적인 정상 상태에서 strain 상태로 바꾸게 되며, tensile strain 실리콘 레이어의 전도대는 two-fold(△2) valley와 four-fold(△4) valley로 분리되고 전자는 우선적으로 더 낮은 에너지 레벨의 two-fold(△2) valley에 위치하며, two-fold(△2) valley에 있는 전자의 유효질량(~0.2m0)이 작으므로 변형된 상층 실리콘 층의 전자 이동도(mobility)는 일반적인 정상 구조를 갖는 실리콘 층의 전자 이동도 보다 더 크게 되어 MOSFET 트랜지스터의 성능을 크게 향상시킬 수 있다. 따라서 본 논문에서는, 게이트 회로 선폭 70 나노미터 이하의 차세대 시스템 LSI(Large Scale Integrated)용 C-MOSFET 소자에서 요구되는 전자 이동도 수준을 충족시킬 수 있는 소자 구조인 나노 strained Si/relaxed SiGe/SiO₂/Si C-MOSFET 구조의 최적 구조를 제안하며, 나노 strained Si/relaxed SiGe/SiO₂/Si 제작 공정 조건을 제시함과 더불어 물리적 특성 평가와 함께 나노 strained Si/relaxed SiGe/SiO₂/Si n-MOSFET 소자제작을 통하여 일반적인 SOI fully depleted n-MOSFET 소자와 비교를 하면서 전기적 특성 분석과 전류 전송 특성에 대하여 고찰 하였다. 특히, 변형 실리콘 구조의 n-MOSFET에서 나노 크기의 상층 실리콘 두께 변화가 전자 이동도 및 전류 특성에 미치는 영향과, 하부 SiGe층의 Ge 농도 변화에 따른 전자 이동도 및 전류 특성 변화 관련성을 실험적으로 고찰 하였다. 실험결과, H^(+)주입+N₂ annealing을 통하여 개선된 surface roughness와 TDP이 없는 relaxed SiGe를 성장하였으며, oxidation process 시간을 변화시켜 relaxed SiGe층의 두께 및 Ge의 농도 컨트롤이 가능하게 하였으며, CMP 공정을 적용하여 LD density와 surface roughness를 개선하였다. 또한 SiGe 층의 Ge 농도가 32 at%를 갖는 나노 strained Si/relaxed SiGe/SiO₂/Si n-MOSFET의 드레인 전류와 전자 이동도는 일반적인 SOI fully depleted n-MOSFET보다 각각 1.5배 향상, 1.7배 향상 된 결과를 얻었으며, 차세대 회로 소자 개발을 위하여 게이트 회로선폭을 70 nm 이하로 줄이는 경우를 고려할 때, 실리콘 두께를 줄이면, 전자 이동도도 줄어드는 관계를 확인 하였으며, 또한 SiGe 층의 농도가 증가 하면, 전자 이동도는 함께 증가 하는 것을 확인 하였다.; As the top Si thickness for silicon on insulator (SOI) MOSFET decreases below 20 nm requiring for less than 70 nm technology design rule for the information and communication technology such as microprocessor, CPU, and system on chip, the electron mobility in Si inversion layer degrades caused by the short channel effect. To overcome this mobility degradation in ultra-thin body Si, the fabrication technology for a strained Si SGOI MOSFET (strained Si/Relaxed SiGe/SiO₂/Si), the higher mobility channel structure inserting SiGe layer in between top Si and SiO₂ layer of silicon on insulator, was developed and the current transport characteristic in the nano-thickness strained Si grown on relaxed SiGe/SiO₂/Si was investigated. In this study, It was fabricated the structure of buffered SiGe/ graded SiGe/ Si substrate before making the structure of strained Si/ relaxed SiGe/ SiO₂/ Si substrate. Characteristics of the buffered SiGe layer is evaluated by u-scope, atomic force microscopy(AFM), and transmission electron microscopy(TEM). It was found that the density of line dislocation, threading dislocation and surface roughness are increased by the lattice mismatch between Si and SiGe with increasing Ge concentration among SiGe layer. It was acknowledged that it could improve surface roughness about ten-time to apply the chemical mechanical polishing(CMP) process for minimizing the roughness. And then, it was grown relaxed SiGe without threading dislocation pit and improved surface roughness via dislocation sink method(H+ injection+N2 annealing). and it was enabled that the thickness of relaxed SiGe and Ge concentration controled easily via condensation process. It was found that the electron mobility with a strained Si/relaxed SiGe/SiO₂/Si n-MOSFET increased about 1.7 times and the drain current also increased about 1.5 times compared with conventional SOI n-MOSFET.