Verilog-A를 이용한 혼성 모드 DLL 기반 Eye Tracking CDR 구조 설계

Abstract

다 채널 6.4Gb/s NRZ(Non-Return-to-Zero) 직렬(serial) 데이터(data)를 복원하고, 병렬화(parallelization) 시키는 CDR(Clock Data Recovery) 회로의 구조를 제안하였다. 각 구성 블록(block)을 Verilog-A로 모델링(modeling) 하였고, ADS를 이용하여 시뮬레이션(simulation) 하였다. 제안된 CDR 구조는 입력 데이터와 샘플링(sampling) 클럭을 동기화 시키는 데이터 트래킹 루프(data tracking loop)와 입력 데이터의 지터(jitter)를 트래킹하여 전체 지터의 eye open 영역을 트래킹하는 eye 트래킹 루프(eye tracking loop)로 구성하였다. 일반적으로 반도체 메모리 공정의 경우, CMOS 소자의 특성이 우수하지 않기 때문에 전체 시스템을 800MHz로 동작할 수 있게 설계하여 공정에서 오는 동작 속도의 제한을 극복하였다. 데이터 트래킹 루프는 아날로그 DLL(Delay Locked Loop)과 유사한 방식을 사용하였기 때문에 디지털 DLL 기반 CDR 구조에서의 단점인 위상의 과도한 이동으로 인한 지터와 샘플링 클럭의 유한한 분해능(resolution)으로 인한 지터를 해결하였고, 데이터 트래킹 루프와 분리되어 독립적으로 동작하는 eye 트래킹 루프에서 eye open 영역을 트래킹하는 두 클럭의 중간 지점에서 데이터를 샘플링 하여 전체 CDR의 BER을 높일 수 있는 구조로 설계하였다. 전체 시스템에 공통의 클럭을 제공하는 shared PLL 블록은 외부 400MHz 입력 신호를 이용하여 800MHz, 45도 간격을 갖는 8개의 위상 신호를 생성하고, 72psec peak-to-peak 지터를 갖게 하였다. 전체 CDR 시스템의 성능 검증을 위하여 213-1 PRBS(Psudo Random Binary Sequence) 신호를 입력 데이터로 생성하였고, 입력 단에 저역 통과 필터(LPF : Low Pass Filter)의 통과 대역을 조정하여 ISI (Inter Symbol Interference) 지터가 94psec 발생시켜 전체 성능을 검증하였다. 데이터 트래킹 루프와 eye 트래킹 루프의 대역폭에 대한 비트 에러를 시뮬레이션 한 결과, 비트 에러를 낮추기 위해서는 두 루프 모두 대역폭을 넓히는 것이 유리한 것으로 나타났다. 데이터 트래킹 루프의 통과 대역은 2MHz로 하여 응답 속도를 빠르게 하였고, eye 트래킹 루프의 통과 대역은 50MHz로 높게 설정하여 에러(error)율을 낮게 하였다. 이상의 환경에서 시뮬레이션 결과 에러 없이 입력 데이터를 잘 복원하는 것을 확인하였다.; In this paper, a mixed DLL based CDR architecture with eye tracking loop is presented for 6.4Gb/s serial data. The proposed CDR employ a data tracking loop to synchronize the clock generated from PLL with input NRZ data and an eye tracking loop to track the edge of data eye opening region. It is possible to avoid the problem in the digital DLL based CDR, such as jitter from phase jump and finite resolution of the phase interpolator, because the operation of the data tracking loop is similar to that of analog DLL. The eye tracking loop tracks boundaries of eye opening region and input data is sampled at the center of the eye opening region. This makes the proposed CDR possible to get higher bit error rate(BER) due to the robustness for asymmetric jitter distribution. Moreover, the two loops operate fully independently. Thus, it is easy to optimize the bandwidth of the two loops. The whole system is modeled using Verilog-A, and simulated using Advanced Design System(ADS). As results of modeling and simulation, the BER of the CDR system is better when the bandwidths of the data tracking loop and eye tracking loop are both wide in the range of guaranteeing the stability of CDR system. In order to set simulation condition, the 213-1 PRBS generator and low pass filter are used for input serial data with 94psec peak-to-peak ISI jitter. Also, internal clocks and random noise generator are used for PLL with 72psec peak-to-peak jitter. The bandwidths of the data tracking loop and the eye tracking loop are 2MHz and 50MHz, respectively. The simulation results show that the CDR works well and there is no error.