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낮은 공급 전압에서 높은 전력 효율을 갖는 클락 드라이버 설계

Title
낮은 공급 전압에서 높은 전력 효율을 갖는 클락 드라이버 설계
Other Titles
Design of Low Power CMOS Clock Drivers using Charge Recycling Technique
Author
김시내
Alternative Author(s)
Kim, Si-Nai
Advisor(s)
박용진
Issue Date
2007-02
Publisher
한양대학교
Degree
Master
Abstract
현재 사용되는 전자 및 전기 기기의 많은 부분이 clock 신호를 인가하여 device를 동작시키는 clocked-device 이다. 각종 메모리 회로부터 비메모리 LSI 분야까지 clock driver가 쓰이는 용도는 다양하다. clock을 인가하여 capacitor를 구동하는 데는 많은 전력이 필요하고, 갈수록 회로가 고속화됨에 따라서 소비전력은 더욱 증가하는 추세이다. 특히 VLSI 회로를 설계함에 있어서 큰 용량의 부하를 구동하기 위해서는 회로의 면적이 커지게 되는데 집적도가 높아야 하는 VLSI 구현에 있어서는 피해야 할 과제이다. Charge recycling 기술의 기본적인 개념은 출력단 커패시턴스 부하에 충전된 전하를 다른 커패시턴스 부하를 충전하는데 재사용 하는 것이다. 이를 위해서 양단의 부하 사이에 전압으로 제어되는 스위치를 연결시키고 이 스위치를 제어하기 위해 요구되는 제어신호를 발생시킨다. 서로 반대되는 신호를 발생시키는 clock driver의 경우에는 한 주기에 두 번 charge recycling이 발생하므로 큰 전력 감소효과를 얻을 수 있다. 또한 입력제어회로(Input controlling circuit)를 사용하여 Vdd로부터 Gnd로 direct pass가 형성되는 것을 피하고 charge-recycling 동안에 출력 단의 부하 커패시터와 Vdd 혹은 Gnd간에 발생하는 불필요한 접속을 제거하여 전력소모를 감소시키는 한편, 인버터의 short circuit current를 제거하여 매우 뛰어난 전력효율을 갖는 클락 드라이버를 소개한다. 특히 본 논문에서 새롭게 제안하는 tri-state기술을 이용하여 일반적인 구조와 비교하여 공급전압 1.8V에서 최대 72%의 전력 효율을 가지고 최저 공급전압 1.2V에서도 68%의 높은 전력효율을 갖는 새로운 clock driver의 설계방법을 제시 한다. 제안된 tri-state charge-recycling 기술은 일반적인 CMOS 집적회로와 디지털 게이트를 사용하여 구현되므로 저전압, 저전력이 요구되는 다양한 디지털 집적회로에 쉽게 접목될 수 있으며 특히 pin drivers 등에 이용이 기대된다.
Most of the electronic or electric machinery and tools presently used are clocked-devices, which are activated by approving a clock signal. Clock drivers are widely used not just in memory circuits but in non-memory LSIs (Large-scale Integrated Circuits). Power consumption is increasing continuously because it takes much power to drive a capacitor by approving a clock signal and a circuit gets faster and faster. In particular, when designing VLSIs (Very Large-scale Integrated Circuits), the circuit tends to get wider to drive a large amount of load
however, it has to be avoided because VLSIs can be realized with a high integration. The basic concept of charge recycling is reusing the charged output capacitance load to recharge another capacitance load. For this recycling, a switch controlled by voltage has to be installed to connect each end of the loads, and then a signal should be generated to control the switch. Because the clock driver that originates opposite signals generates the charge recycling twice per period
therefore, a large amount of power can be saved. In this thesis, a clock driver will be introduced, which has a high efficiency in power saving and several other advantages: avoiding a direct pass formed from Vdd to Gnd by using ICC (Input Controlling Circuit), saving power during a charge recycling by eliminating unnecessary connections generated between output load capacitor and Vdd or Gnd, and removing a short circuit current. In addition, an innovating method for designing the clock driver will be introduced
it has a maximum efficiency, 72 percent, in the power rate, 1.8V using tri-state technique newly suggested in this thesis, and shows 68 percent efficiency in the minimum power rate, 1.2V. The tri-state charge recycling technique is actualized using general CMOS integrated circuits and digital gates
thus, it can be widely associated to various integrated circuits demanding low voltage or low power, especially it is expected to be used in pin drivers, etc.
URI
https://repository.hanyang.ac.kr/handle/20.500.11754/149951http://hanyang.dcollection.net/common/orgView/200000405803
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GRADUATE SCHOOL[S](대학원) > DEPARTMENT OF ELECTRONICS & COMPUTER ENGINEERING(전자통신컴퓨터공학과) > Theses (Master)
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