1.25Gbps 및 2.5Gbps 광 리시버를 위한 CMOS TIA 설계

Abstract

본 논문에서는 0.25um 및 0.18um CMOS 공정을 사용하여 1.25Gbps TIA와 2.5Gbps Optical Receiver에 사용될 수 있는 TIA를 설계하였다. 첫째, 본 논문에서 설계한 1.25Gbps TIA는 FTTH(Fiber To The Home)을 위하여 설계하였다. 설계에는 0.25um CMOS 공정이 사용되었다. 설계된 TIA는 Capacitive Feedback과 저주파 차단 효과를 사용하여 8.49pA/의 매우 작은 Input-reffered noise current를 얻었고, 추가적인 이득단을 사용하여 7.5kΩ(77.5dBΩ)의 매우 큰 트랜스임피던스 이득을 얻을 수 있었다. 둘째, 본 논문에서 설계한 2.5Gbps TIA는 Silicon Photonics를 위하여 설계하였다[1]. 설계에는 0.18um CMOS 공정이 사용되었다. 설계된 TIA는 Chip-to-Chip간의 통신을 위한 인터페이스 회로가 목적이기 때문에 면적과 소비전력에 가장 중점을 두고 설계하였다. 따라서 설계된 TIA의 면적은 50um?50um 이하로 매우 작게 설계하였고, 소비전력 또한 5.5mW로 매우 작게 설계하였다. 대역폭은 약 2.1GHz일 때, 1.77kΩ의 트랜스임피던스 이득을 얻을 수 있었다.; In this paper we designed the 1.25Gbps TIA using 0.25um CMOS technology and the 2.5Gbps TIA using 0.18um CMOS technology for Optical Receiver. First, the 1.25Gbps TIA for FTTH(Fiber To The Home) was designed by 0.25um CMOS process. This TIA achieved a transimpedance gain of 78dB？ with 580MHz 300kHz -3dB bandwidth while dissipating 19mW from 2.5V supply. The core cirrcuit of the TIA occupies a chip area of 230um ? 230um. Second, the 2.5Gbps TIA for Silicon Photonics was designed by 0.18um CMOS process. This TIA achieved a transimpedance gain of 65dB？ with 2.1GHz -3dB bandwidth while dissipating 5.5mW from 1.8V supply. The core cirrcuit of the TIA occupies a chip very small area of about 50um x 50um only.