화질 향상을 위한 적응형 스케일링 프로세서 설계

Abstract

멀티미디어 관련 산업의 급속한 성장으로 인하여 디지털 영상이 다양한 영상 시스템에 활용되고 있다. 디지털 영상은 다양한 영상과 동영상이 존재하며 출력 영상에 의존하게 된다. 디지털 영상이 생성, 저장될 때 출력 장치의 해상도를 고려하지 않게 된다. 입력 영상의 해상도를 출력 디스플레이에 맞게 영상의 해상도를 변경하는 것을 스케일러(Scaler)이라고 한다. 해상도가 낮은 이미지에서 높은 해상도의 이미지를 얻는 기술을 이미지 보간(Interpolation)이라고 하고 그 반대가 데시메이션(Decimation)이라고 한다. 본 논문에서는 화질 향상을 위한 적응형 스케일러 기법과 설계 기법을 제안한다. 보간 기법 중 3차 회선 기법은 연산량은 많지만 화질 성능이 좋다. 연산량을 감소시키기 위해 3차 회선 기법의 고차항 보간 함수를 선형 함수로 변경한다. 많은 곱셈기가 필요한 것을 50% 정도 감소시킬 수 있다. 곱셈기는 많은 하드웨어 복잡도을 가지고 있다. 본 논문에서는 곱셈기를 베럴 쉬프트(Barrel Shift)와 연산기(Adder)를 사용하여 하드웨어 복잡도를 줄였다. 또한 인접 화소의 차이값을 이용하여 보간 기법을 선택 적용한다. 새로운 화소값을 생성하기 위해 필요한 곱셈기의 수를 감소시킨다. 제안한 기법의 정량적인 성능평가를 위해 RMSE(Root Mean Square Error)를 사용하며, 다양한 실험 영상을 사용하여 기존의 기법과 비교 분석하였다. 제안한 기법은 Verilog HDL(Hardware Description Langage)을 사용하여 설계하였으며, 수직 스케일러 블록, 수평 스케일러 블록, I2C 버스 컨트롤러 블록으로 크게 구성된다. FPGA는 Xilinx사의 Virtex 600e를 사용하여 Synplify로 합성하였다. 시뮬레이션은 Modelsim을 사용하여 검증하였다.; Digital Images are used to various image systems because multimedia systems have been quickly developed. When the resolution of images and videos is pre-encoded and stored, the characteristics of target devices are not considered. The scaler changes the resolution of imput image into the resolution of output image. The Interpolation is the technique which gets high resolution images from low resolution images, and a contrary concept is the decimation. In this thesis, we propose an adaptive scaler and a design method for image enhancement. The cubic convolution method is many computational complexity but is good image quality. In order to reduce the computational complexity, we chance an linear equation into an equation of higher order. The number of the multiplier is reduced about 50 percent. The multiplier has many hardware complexity. We use barrel shifts and adders instead of the multiplier in order to reduce hardware complexity. In addition, we use the difference value of adjacent pixels for selecting interpolation methods. It reduces the number of the multiplier to generate the newly pixel. In order to evaluate quantitatively, the result of the proposed method are simulated and compared with conventional methods by calculating RMSE(Root Mean Square Error). Also, the results of the proposed method are compared by various images. The proposed method has been designed and verified by Verilog HDL(Hardware Description Language). It consists of the vertical scaler block, the horizontal scaler block, and the I2C Bus block. It has been synthesized by Synplify using Xilinx VirtexE FPGA and simulated by Modelsim.