오버샘플링방식의 고해상도 시그마-델타 A/D 모듈레이터 및 디지털 데시메이션 필터 설계

Abstract

PDA, mp3 player, mobile phone, DMB 단말기, 네비게이션과 같은 멀티미디어 제품에서 오디오 신호처리를 위한 A/D 컨버터의 수요가 늘어나고 있다. 이러한 오디오용 A/D 컨버터는 오버샘플링(oversampling) 기법을 이용한 시그마-델타(sigma-delta) A/D 컨버터가 주로 사용되고 있다. 시그마-델타 A/D 컨버터는 크게 아날로그 부분인 모듈레이터와 디지털 부분인 데시메이션(decimation) 필터로 구성되어있다. 멀티미디어 제품이 휴대용 배터리로 구동되고 점점 소형화 되기 때문에 시그마-델타 A/D 컨버터의 저 전압, 저 전력 설계가 요구되고 있다. 저 전압 회로를 위한 나노미터(nanometer) CMOS 공정에서 디지털 데시메이션 필터의 면적 및 파워소모는 공정에 비례하여 줄일 수 있지만 아날로그 부분인 모듈레이터의 경우에는 많은 제약이 생겨 어려움이 있다. 본 논문에서는 나노미터 CMOS 공정에서 아날로그 회로설계의 제약을 줄이면서 원하는 다이내믹 레인지(dynamic range)를 얻을 수 있는 시그마-델타 A/D 모듈레이터의 구조 및 회로 설계를 보였다. 그리고, 공정의 이득대신 필터 구조와 기법을 이용하여 면적과 파워소모를 크게 줄일 수 있는 디지털 데시메이션 필터의 설계 및 측정결과를 보였다. 본 연구를 바탕으로 제작된 4차 시그마-델타 A/D 모듈레이터는 시뮬레이션 결과 0.9V 45 ㎼ 의 파워소모를 보이고 0.13-㎛ CMOS 공정으로 제작되었다. 또한, 디지털 데시메이션 필터는 2.5V 전원 동작에 칩 전체 면적은 1.36 ㎟ 이고 4.4 ㎽ 의 파워소모를 보이고 있다.; Oversampled sigma-delta analog-to-digital converters mostly occupy the area of high resolution analog-to-digital data converters. As sigma-delta A/D converters move into nanometer CMOS technology due to the advantages for the digital circuit, it brings many challenges to analog designers. The reduced supply voltage and the degraded device characteristic are inevitable problems in sigma-delta A/D modulator design. In order to solve problems, low-power low-voltage sigma-delta A/D modulators design in nanometer CMOS technologies is discussed in this paper. Moreover, the design of digital decimation filter in order to reduce a area and power consumption is presented in this paper. A low-power low-volage sigma-delta A/D modulator design is presented in a 130-nm CMOS technology. The total power consumption is 45 ㎼ under a 0.9-V power supply voltage. OTA topology using positive feedback suitable for the low-voltage design is introduced and used in this design. At the same time, modified feedforward sigma-delta topology suitable for the sigma-delta A/D modulator design in nanometer CMOS technologies is introduced. The suppressed signal swings inside the loop filter can be highly desirable for low-voltage designs. Three stage CIC-FIR-FIR decimation filter in delta-sigma A/D converter for audio is designed. A canonical signed digit(CSD) code method is used to minimize area in a multiplier. This three-stage decimation filter is fabricated in 0.25-㎛ CMOS technology and incorporates 1.36 ㎟ of active area, shows 4.4 ㎽ power consumption at clock rate of 2.8224 ㎒. Measured results show that this digital decimation filter is suitable for digital audio decimation filters.