웨이퍼 나노토포그래피에 의한 CMP후 필름 두께 변화에 대한 연구

Abstract

수십 나노미터의 디자인 룰을 갖는 메모리 소자를 제작하기 위해서는 고품질 실리콘 웨이퍼가 필요하다. 특히 실리콘 결정의 결함 제어와 더불어 가공 중의 표면 파티클의 제거 및 고 평탄도와 더불어 매우 낮은 수준의 마이크로 러프니스가 요구된다. 그러나 웨이퍼 가공 중의 다양한 화학적, 기계적 연마에 의해 경면 연마된 웨이퍼 표면은 0.2~20mm 파장 내 약 20~80nm의 높이 변화를 갖는 나노토포그래피의 차원을 갖는 웨이브니스를 갖는다. 이러한 나노토포그래피를 갖는 웨이퍼 위에 성장/침적된 옥사이드는 나노토포그래피에 의해 CMP 공정 후 남게 되는 옥사이드의 두께 변화를 가져 오는 것으로 알려져 있으며 특히 소자 분리 공정인 STI(Shallow Trench Isolation) CMP 공정에서 옥사이드 오버에치 또는 언 에치를 일으켜 공정 불량을 일으키게 되고 오버에치된 액티브 영역의 채널길이를 작게 하여 문턱전압이 감소하여 소자의 동작을 불안정하게 하고 신뢰성을 떨어뜨리게 한다. 또한 나노토포그래피에 의한 오목 또는 볼록한 표면의 모폴로지는 포토레지스트의 두께나 스텝퍼의 초점거리에 국부적인 차이를 갖게 되어 CD(Critical Dimension)의 변동을 생기게 할 수 있다. 본 논문은 첫 번째로 실리콘 웨이퍼 제조 공정 중의 에칭 타입과 연마 조건을 달리하여 각기 다른 나노토포그래피 특성을 가지는 웨이퍼를 인위적으로 제작하여 나노토포그래피가 CMP 공정 후 옥사이드의 두께 변화에 미치는 영향 및 특성을 분석하였다. 두 번째로 세리아 슬러리를 사용하는 STI CMP 슬러리의 구성성분인 계면 활성제의 농도 및 분자량을 변화시켜 상기 조건으로 제작된 웨이퍼의 나노토포그래피 효과를 분석하였다. 세 번째로 콜로이달 실리카를 사용하는 폴리실리콘(Poly Silicon) CMP 슬러리 조건으로 첫 번째와 동일한 조건에서 폴리실리콘(Poly Silicon) 필름을 CMP 공정으로 일정 두께를 제거한 후 남아있는 폴리실리콘(Poly Silicon) 필름의 두께 변화에 대한 나노토포그래피에 의한 효과를 조사하였다. 네 번째로 각 슬러리 조건에서 나노토포그래피에 의해 가장 영향 받는 CMP 슬러리 조건을 조사하였다. 다섯 번째로 낸드플래시 메모리 디바이스에서 플로팅게이트로 사용하는 폴리실리콘(Poly Silicon) 필름이 나노토포그래피의 값에 의해 두께 변화를 일으킬 때 이에 따른 셀 어레이 간의 커플링 현상에 미치는 영향을 간단한 모델을 사용하여 시뮬레이션하여 나노토포그래피 효과를 고찰하였다. 실험 결과 각 조건에서의 옥사이드 두께 변화는 나노토포그래피의 Height의 라인프로파일과 옥사이드의 두께 변화를 나타내는 라인프로파일과 잘 일치함을 알 수 있었고 이를 PSD(Power Spectral Density)프로파일의 비교와 전달함수로 정량화하여 상관관계를 비교할 수 있었다. 나노토포그래피 효과에 대한 슬러리 간 비교는 세리아 슬러리 조건에서의 나노토포그래피 효과가 가장 컸는데 이를 각 슬러리 간 점성차이로 해석할 수 있었다. 나노토포그래피의 값에 의해 플로팅게이트인 폴리실리콘(Poly Silicon) 필름의 두께 변화를 일으킬 때 낸드플래시 메모리의 셀 어레이 간 F- Coupling 현상은 빗라인 방향이 워드라인 방향보다 커서 더 큰 Vth 변화를 보였으며 이에 따라 빗라인 방향에서 향후 디자인 룰에 따라 나노토포그래피 효과에 의한Vth 변화가 더 커짐을 확인 할 수 있었다. 실험 결과 및 시뮬레이션 결과를 토대로 CMP의 여러 파라미터와 나노토포그래피 간의 상관관계에 대한 실험을 수행하고 더욱 정교한 모델을 만들어 나노토포그래피 효과에 의해 낸드플래시 메모리의 F-Coupling 현상에 의한 Vth 변화에 대한 시뮬레이션을 수행 하여 소자의 특성 변화를 고찰 하였다; In order to make memory device with several tens of nanometer of design rule, high quality of silicon wafer as a substrate is needed. The requirement for wafer flatness, surface particle and low level of micro roughness is becoming still more stringent with decreasing design rule. Wafer nanotopography resulting from chemical and mechanical treatment during raw wafer production varies depending on the process used, and can be characterized by both height and lateral extent of the surface height variation. This height variation known to nanotopography can result in thickness variation of oxide deposited over such wafer after CMP process. The interaction between wafer nanotopography and CMP process can cause undesired thinning of surface film that results in yield concerns in shallow trench isolation processing. Another effect of nanotopography on lithography, particularly with respect to poly silicon critical dimension(CD) printability, cause CD variation allowing for the reduction of photo resist thickness and local difference of depth of focus(DOF) of stepper in the different morphology site of wafer. This study reports on the results of a set of experimentals performed on various wafer types that exhibit distinct and identifiable nanotopography characteristics which were prepared by changing of etching and polishing condition during wafering process. Wafer sets, consisiting of samples of each type, are run on a variety of CMP process in which the dependency of pad, surfactant concentration with different molecular weight consisting of ceria slurry and various slurry conditions with different deposited films on the wafer are examined. In addition to presenting these experimental results, the most critical parameter of slurry affecting nanotopography impact on the thickness variation after CMP process was also investigated. Finally, it was also considered that the effect of poly silicon, using as a floating gate in the NAND flash memory, thickness variation after CMP process suffers from capacitance change between cell arrays surrounding floating gate which is serious to generate Vth change in the programming operation mode. Experimental results indicate a clear relation between the nanotopography and CMP process conditions. Oxide thickness variation profile on wafer after CMP process is visualized with nanotopography height profile showing nanotopography effect under various slurry conditions involving pad dependency of ILD slurry and molecular weight with different concentration of surfactant in the ceria slurry. These effects were accelerated with increasing of oxide removal thickness and quantified as a density power at the specific wavelength range which was the most severe in the case of ceria slurry, due to highest viscosity among those three different slurrys. Transfer function suggested to quantify the effect of nanotopography also showed how severely the nanotopography influence on the film thickness variation after CMP process at certain wavelength associated with specific CMP parameters. By combining wear contact model with viscosity of slurry, the experimental result was well coincided with simulation result. In the case of poly silicon CMP condition, it was shown that nanotopography effect on the poly silicon thickness variation after CMP process induced capacitive coupling between cell arrays leading to capacitance and Vth change in the programming operation mode. Using simple cell array model, the simulation on the nanotopography effect was successfully implemented suggesting required nanotopo -graphy height level depending on design rule change.