0.18µ m CMOS 공정의 낮은 지터를 갖는 Charge Pump PLL

Abstract

본 논문에서는 CDR 시스템에 사용되는 PLL을 설계하였다. CDR에 응용되는 PLL은 지터 특성이 특히 중요하다. 각 블록에서 발생하는 지터의 요인에 대하여 분석하고, 이를 줄이기 위한 설계 방법에 대하여 서술하였다. PLL에서 전원 잡음에 의해 발생하는 지터의 분석을 위해서, 각 블록 별로 전원 잡음을 인가하며 시뮬레이션 하였다. 분석 결과 VCO에서 전원 잡음의 영향이 가장 크게 발생하였으며, 이를 줄이기 위해 레귤레이터를 이용하여 독립 전원을 공급하는 방법을 적용하였다. PLL은 0.18μm CMOS 공정으로 400MHz의 기준 주파수를 입력으로 받아서 800MHz의 신호를 생성하도록 설계하여 시뮬레이션 하였다. 레귤레이터를 사용하지 않은 PLL의 peak-to-peak 지터는 155psec였다. 이에 비해 제안된 레귤레이터를 이용하여 VCO에 독립적으로 전원을 인가하였을 때에는, peak-to-peak 지터가 12psec로 크게 감소하였다. 따라서 본 논문의 PLL은 낮은 지터 특성을 요구하는 CDR 시스템에 최적 특성을 갖는다.; PLL(Phase Locked Loop) is commonly used to generate well-timed on-chip clocks for a variety of applications such as clock-and-data recovery, microprocessor-clock generation, and frequency synthesis. Any timing jitter or phase noise significantly degrades the performance of these systems. This paper demonstrated about design methodology to reduce a jitter of PLL due to supply noise. To assess the jitter of PLL and that of each sub-block of PLL, we simulated PLL by gave supply noise to each sub-block. The simulation results showed that a jitter due to the VCO with supply noise is largest at all. In order to reduce it, we propose a regulator which supplies power to VCO in PLL. The proposed PLL is designed and simulated in a 0.18μm CMOS technology, a reference frequency and an output frequency are targeted at 400MHz and 800MHz each. A peak-to-peak jitter at output of a previous PLL is about 155psec. In contrast, that of proposed PLL is reduced to 12psec. By proposed method, a peak-to-peak jitter is reduced by 140psec. This circuit will be suitable to the high speed CDR circuits.