효율적인 SoC 테스트를 위한 테스트 설계 기술

Abstract

반도체 공정 기술의 발전으로 여러 IP로 구성된 시스템을 하나의 칩으로 구현하는 SoC설계가 가능해짐에 따라서 설계 시간은 단축되었지만, SoC의 복잡도가 늘어나고 고장의 종류가 다양해져 테스트의 비중은 점점 더 높아지고 있다. 본 논문에서는, 효율적인 SoC 테스트 설계를 위한 4 가지 테스트 설계 기술을 제시한다. 첫 번째로는 높은 고장 점검율을 유지하면서 패턴수를 줄일 수 있는 연결선 crosstalk 고장 테스트 패턴 생성 알고리즘을 제시하였으며, 두 번째로는, 연결선 지연고장 테스트를 위한 클럭 생성 제어기를 제시하였다. 세 번째로는, 테스트 핀 수를 줄이고 스캔 기반 지연고장 테스트 클럭 생성기를 SoC에 포함시킴으로써 테스트 비용을 줄이고 multi-site 테스트를 통해 테스트 시간을 단축시키기 위한 모듈러 SoC 테스트를 위한 래퍼 및 구조 설계 기술을 제시하고, 마지막으로 최근 응용분야에서 가장 많이 사용되고 있는 ARM 프로세서를 포함한 AMBA 기반의 SoC 테스트를 위한 테스트 설계 기술을 제시하였다. IEEE 1149.1 및 IEEE 1500 표준을 최대한 활용하여 테스트 엔지니어로 하여금 쉽게 접근 할 수 있도록 하였다. 이러한 기술을 사용함으로써 SoC 테스트 비용 및 테스트 시간을 줄임으로써 제품의 경쟁력을 향상 시킬 수 있을 것이다.; Advanced semiconductor technologies have made it possible to design a system-on-a-chip (SoC) which is an integrated circuit (IC) design technique integrating all components of a system on a single chip. The time to design an SoC is reduced by using reusable intellectual property (IP) modules. However, since the complexity and operating clock frequency of SoCs become higher, the cost of testing an SoC is likewise greater. Accordingly, much effort has been made by both IP providers and SoC integrators to reduce the test cost. This paper presents 4 design-for-testability (DfT) techniques for efficient SoC test. Firstly, a test pattern generation algorithm for interconnect crosstalk fault is described. Initially '6n' patterns, where 'n' is the total number of interconnect nets, are introduced. Then, more economic '4n+1' patterns, which are small in size and have 100% fault coverage, are proposed. Secondly, a test clock controller for interconnect delay fault test is presented. By capturing the transition signals launched during one system clock, interconnect delay faults operated by different system clocks can be effectively tested. Thirdly, low-cost modular SoC test techniques are presented. By using only a small number of test pins and by embedding on-chip test clock generator, low cost automated test equipments (ATEs) can be efficiently utilized to reduce the testing cost. Finally, for AMBA-based SoC test, a test access mechanism (TAM) using the AMBA functional bus and an IEEE 1500 compliant test wrapper are proposed. By modifying scan test procedure, test time is reduced by simultaneously performing primary input application and primary output observation as well as scan-in and scan-out. Analysis and experimental results show that these techniques can achieve significant reduction in the test cost and time.