다중 준위 이중 채널 구조를 가진 낸드 플래쉬 메모리 셀

Abstract

플래쉬 메모리 는 다양한 장점으로 인해 점차 시장이 확대되어 가고 있다. 이에 따라 성능이 향상되고 여러 가지 새로운 종류의 플래쉬 메모리 가 등장하고 있는데 최근 한 셀에 많은 정보를 저장할 수 있는 멀티 레벨 셀(multi-level cell : MLC)가 중요한 이슈가 되고 있다. 기존의 2 비트 멀티 레벨 플래시는 읽기 동작시 컨트롤 게이트에 다른 전압을 3회 인가하여 플로팅 게이트에 저장된 전하량으로 부터 멀티 레벨의 상태를 확인하는 과정에서 콘트롤 게이트에 전압을 인가하는 횟수가 많은 단점을 가지고 있다. 이러한 문제점을 해결하기 위하여 본 논문에서는 하나의 플래쉬 메모리 셀 안에 두 개의 문턱 전압이 다른 채널을 가지는 이중 채널 플래쉬 소자를 제안한다. 한 셀 안에 두 가지 채널이 존재하여 컨트롤 게이트에 인가된 전압에 따라 각 채널에 전류가 흐르거나 흐르지 않는 상태가 발생한다. 이 두 채널은 불순물 도핑 농도가 다르기 때문에 문턱전압이 서로 다른 상태이며, 플로팅 게이트에 저장된 전하량에 따라서도 문턱전압이 달라진다. 이중 채널로부터 기인한 전류 변화를 측정하여 컨트롤 게이트에 전압을 2회만 인가하여도 플로팅 게이트에 저장된 전하량을 확인할 수 있게 된다. 본 논문에서는 이러한 방법을 이용하여 기존의 2비트 멀티 레벨 플래시 메모리 소자에 비하여 소자 동작시 읽기 시간과 프로그램 확인 시간을 줄일 수 있는 새로운 방법을 제시한다.; The promising applications of NAND flash memories in the main storage medium, such as music players, digital cameras, and hard drivers, have driven extensive efforts to increase storage capacity densities and reading and programming speeds. The multilevel cell (MLC) techniques, in which multi-bits are stored in a single floating gate memory cell, have been particularly interesting due to the significance in the technologies for increasing storage capacity. A conventional two-bit MLC is programmed to the three different control gate voltages by changing the bit-line voltage during the same programming period. The multilevel program in NAND flash memories decreases the read and program verifying speeds because the number of verifying operations in a four-level cell system increases to three, in contrast to one in a two-level system of single-level cell (SLC). Therefore, studies concerning designs of increasing storage capacity density reading and programming speeds are necessary for enhancing the efficiencies of the multilevel NAND flash memories. The multilevel dual channel (MLDC) NAND flash memory cell structures with asymmetrically-doped channel regions are proposed. The channel structures with a MLDC flash cell consisted of the two different doping channel regions. The technical computer aided design simulation results showed that the designed MLDC NAND flash cell provided the high-speed multilevel reading and program verifying due to the sensing of the discrete current levels utilizing the unique asymmetric channel structure. It also provide more wide current sensing margin. We proposed noble MLDC NAND flash memory cell structures with asymmetric-doped channel regions. The asymmetric-doped channels consisting of the highly-doped and the low-doped channel regions were obtained by using the BF2 ion implantation after the selective etching in the channel region. The high-speed multilevel read and verifying program resulting from the discrete current levels driven by using the unique asymmetric channel structure are possible utilizing the unique channel structure of the MLDC NAND flash cell. The linear current slope due to the unique asymmetric channel structure provides good current characteristics for current sensing. The discrete current level sensing technique provides the promising reading method in the MLC for enhancement in the efficient MLCf lash memory.