RTA 방법을 이용한 나노 두께의 SOI와 Strained Si SGOI n-MOSFET의 전자 이동도 시뮬레이션 연구

Abstract

정보통신 소자 발전의 고속화, 고집적화, 저전력 소모화 추세의 가속화로 회로 선폭 디자인룰이 100nm이하로 들어서면서 Si기반 MOSFET소자에서의 전자 이동도 특성을 향상시키기 위하여 기존 thin 및 thick SOI구조에서 Ultra-thin SOI 및 나노 SOI구조로 급격히 변경되어 가고 있다. 또한, Design rule 100nm 이하로 소자의 집적화의 가속으로 기존의 크기가 큰 소자에서 나타나지 않았던 물리적인 한계, 즉 양자역학적인 한계에 이르게 되었다. 이렇게 기존의 집적회로의 소자크기가 점진적으로 감소함으로써 발생하는 여러 가지의 문제점들로는 기생 커패시터 성분의 증가, 항복전압의 감소, 단채널효과 (short channel effect)등이 있다. 이러한 complementary-metal-oxide-semiconductor(CMOS)FET의 문제점을 해결하기 위해서 구조적인 변경, 새로운 물질에 대한 연구 등이 활발히 진행되고 있다. 이러한 연구 중에는 소자의 고속 동작과 저전력 회로를 만드는데 매우 유리한 SOI(Silicon On Insulator)가 있다. SOI 구조는 C-MOSFET의 문제점인 래치업(latch-up) 발생을 구조적으로 방지할 수 있다. 또한 문턱 전압 (threshold voltage) 이하에서의 부문턱 기울기(sub-threshold slope)를 향상시키는 특성을 얻을 수 있다. 뿐만 아니라 높은 트랜스컨덕턴스 (transconductance)를 가진다. 이러한 SOI구조의 소자는 장점만을 갖는 것은 아니다. SOI 구조의 소자 단점으로는 FBE(Floating Body Effect)가 있다. 이것은 정공이 산화막층 위에 축적되어 나타나는 현상이다. FBE로 인하여 문턱전압이 감소하고, 채널내의 전자농도가 증가하여 kink effect를 유발하는 문제점이 있다. 이와 같은 문제를 해결하기 위해서는 FD SOI(Fully-Depletion SOI)구조가 요구되고 있다. FD SOI 구조는 소스/드레인의 접합 깊이가 상부 실리콘 층과 같은 구조이다. 본 논문에서는, 차세대소자에서 요구되는 초고속 전자 이동도를 위해 MOSFET에 필요한 소자 구조인 strained SGOI (Strained Si/relaxed SiGe/ SiO2/Si) C-MOSFET 구조를 제안한다. 전자 이동도를 기존 SOI 구조의 FD n-MOSFET과 비교하였다. strained SGOI n-MOSFET에 대한 전자 이동도는 상부 Si층과 산화막층 사이에 SiGe층을 형성 시켜 유발된 biaxial tensile 스트레인에 의해 증가 시키는 것에 대한 연구 등이 보고되어 왔다. 특히 전자 이동도는 스트레인에 의해 유발된 band splitting 뿐만 아니라 4-fold valley의 점유율이 감소하기 때문에 intervalley 포논 산란이 감소되어 증가된다. FD C-MOSFET의 채널 길이가 60nm 보다 더 작아짐에 따라, 소자 구조는 20nm 보다 더 작은 두께인 ultra thin body SOI C-MOSFET과 상부 Si층이 10nm 보다 더 작아지도록 요구하고 있다. surface roughness scattering은 전자 이동도에 두드러지게 영향을 끼친다. 상부 Si층의 두께가 감소함에 따라 전자 이동도 감소는 낮은 영역의 전계에서는 포논 산란이 주되게 작용하는 반면에 높은 영역의 전계에서는 surface roughness scattering이 주되게 작용한다. 그러나 대부분의 연구자들은 포논 산란의 관점에서 오직 strained Si을 연구했지만 10nm 보다 작은 두께에 대한 strained SGOI n-MOSFET의 전류 전송에 대한 surface roughness scattering의 효과에 에 대해서는 간과되었다. 그래서 본 연구에서는 에너지 밴드 다이아그램, 2-fold와 4-fold valley의 electron population, intra-, intervalley 포논 산란, surface roughness scattering과 같은 전자 상태에 의하여 20nm 이하의 SOI와 strained SGOI n-MOSFET에 나노 스케일의 상부 Si층 두께 의존성을 연구했다. 본 계산은 RTA(Relaxation Time Approximation) 방법을 사용하였다.; There have been many reports about that the electron mobility for strained SGOI (strained Si/relaxed SiGe/SiO2/Si) n-MOSFET is enhanced by biaxial tensile strain induced by an inserted SiGe layer between top silicon and buried oxide layer. In particular the electron mobility is enhanced by the suppression of intervalley phonon scattering due to the strain-induced band splitting as well as the decrease in the occupancy of the 4-fold valleys. As the channel length of fully depleted C-MOSFET becomes less than 60nm, the device structure requires the ultra thin body silicon on insulator C-MOSFET thickness of less than 20nm, the top silicon becomes less than 10nm, the surface roughness scattering affects to the electron mobility significantly. Decrease in electron mobility as top silicon thickness reduced is attributed to mainly the phonon scattering at the low electric field region, while to the surface roughness scattering at the high electric field region. However, since most of researchers have studied only strain Si in a viewpoint of phonon scattering, the effect of surface roughness scattering on the current transport of strained SGOI n-MOSFET with strained Si thickness of less than 10nm has been overlooked. In our study, thus we investigated nano scale Si thickness dependency of electron mobility in SOI and strained SGOI n-MOSFET below 20nm via estimating electronic states such as energy band diagram, electron population in 2-fold and 4-fold valleys, intra- and intervalley phonon scattering, and surface roughness scattering.