고속 DRAM을 위한 Clock Data Recovery

Abstract

본 논문에서는 0.18um 4-metal CMOS 공정을 이용해 고속으로 동작하는 CDR(Clock and Data Recovery) 회로를 연구하였다. 연구된 CDR은 linear PD(Phase Detector)를 사용하였다. 기존의 linear PD가 갖는 문제점을 개선함으로서 CDR 성능을 향상시키는 데 목적을 두었다. 기존의 linear PD는 CDR의 데이터 rate가 증가함에 따라 PD 출력펄스의 크기가 작아지는 현상을 가지고 있다. 이는 보통 데이터 펄스크기의 절반에 해당한다. 작은 크기의 PD 출력펄스는 CDR 데이터 rate의 증가를 제한하다. 본 논문에서 제안한 1/8-rate linear PD는 데이터 rate의 1/8에 해당하는 클럭을 이용함으로서 PLL의 VCO 설계의 부담이 완화된다. 또한 기존의 PD보다 더 큰 출력펄스를 만들어 냄으로서 CDR 데이터 rate를 증가시킬 수 있다. 본 논문에서 설계된 CDR의 구조는 기준 클럭이 존재하는 가정 하에 DLL 구조에 기반을 두고 있다. 본 논문의 CDR은 8-Gb/s 랜덤 데이터에서 동작하는 것을 목적으로 하고 있다.; Using 1/8-rate linear phase detector, Clock and data recover circuit is proposed in this paper. The proposed CDR(Clock and Data Recovery) phase detector uses 1/8-rate clock, and expands the width of phase error & reference pulse than conventional linear-type CDR phase detector. Thereby the proposed phase detector speeds up CDR. Also the proposed CDR has the function of 1:8 DEMUX. With the 1/8-rate linear PD. a 5-Gb/s/pin clock and data recovery is implemented in a 0.18um CMOS technology and shows 1.65ps-rms jitter in the recovered clock while consuming 144mW from a 1.8V supply