시스템온칩 설계 자원을 재사용한 효과적인 테스트 설계 기술

Abstract

As deep submicron techniques are increasingly developed, it is possible to design and manufacture a system-on-a-chip (SoC) comprised of various IP (intellectual property) cores meeting short time-to-market requirements. Although the design time can be reduced by utilizing reusable IP cores, the testing time is significantly increased because of the high complexity of the SoC. Therefore, improving test quality while keeping testing costs low becomes crucial to survive in the emerging silicon market, and the design for testability (DFT) is widely used to achieve such a goal. However, in general, DFT is not used during normal operation of SoC while taking some silicon area. Therefore, to minimize silicon overhead induced by the DFT, it becomes highly beneficial to reuse and exploit on-chip functional design resources as fully as possible while achieving minimal test time. This paper presents 3 DFT techniques which reuse and exploit AMBA-based SoC design resources. Firstly, an efficient AMBA-based test access mechanism (ATAM) which reuses on-chip functional buses as test buses is proposed to reduce test application time by enabling concurrent scan-in and out operations. Only simple logic is added to external bus interface (EBI) to utilize its address bus as scan channels, and bypass mode is adopted to the AHB-APB bridge to discard the transfer delay between AHB (advanced high-performance bus) and APB (advanced peripheral bus). Without any change on the TIC (test interface controller) of ARM Ltd., the technique can provide concurrent scan-in and out as well as conventional functional testing, while preserving complete compatibility with the AMBA protocols. Secondly, the technique for concurrent test of multiple IP cores is presented. According to a test scheduling result, test control logic and test bus structure are defined. In this technique, on-chip functional buses are reused as test busses like ATAM approach. The significant reduction of test time can be achieved than ATAM technique with more sophisticated design consideration. Finally, an efficiently testable design technique is introduced for an SoC with an on/off-chip bus bridge for the on-chip advanced high-performance bus (AHB) and off-chip peripheral component interconnect (PCI) bus. The bridge is exploited by maximally reusing the bridge function to achieve efficient functional and structural testing. The testing time can be significantly reduced by increasing the number of test channels and shortening the test control protocols than the TIC. Analysis and experimental results show that both area overhead of design-for-testability and testing time are considerably reduced by reusing and exploiting SoC design resources. These techniques can be generally applied to other types of on-chip functional buses and on/off-chip bus bridges to reduce test costs with minimal area overhead.; 미세 공정기술이 발전함에 따라 여러 IP (intellectual property) 코어들로 구성된 system-on-a-chip (SoC) 설계 및 양산이 가능해졌고 짧아진 time-to-market을 맞출 수 있게 되었다. 하지만 재사용 가능한 IP 코어를 사용함으로써 설계시간은 감소될 수 있지만 SoC의 높은 복잡도 때문에 테스트 시간은 매우 증가하였다. 테스트 비용은 낮추면서 테스트 질을 높이는 것은 실리콘 마켓 시장에서 살아남기 위해 매우 중요해 졌고, 이러한 목표를 달성하기 위해 테스트를 고려한 설계 (design-for-testability (DFT))가 널리 사용되었다. 하지만 일반적으로 DFT는 SoC의 정상동작 시에는 사용되지 않으면서 실리콘 오버헤드를 차지하게 된다. 따라서 테스트시간을 줄이기 위한 DFT에 의해 야기되는 실리콘 오버헤드를 최소화하기 위해서는 칩상의 기능적 설계 자원을 최대한 재사용하는 것이 좋다. 본 논문은 advanced microcontroller bus architecture (AMBA) 기반의 SoC 설계 자원을 재사용하는 세 가지 DFT 기술에 대해 소개한다. 첫 번째로 스캔 입력과 출력을 동시에 수행함으로써 테스트 시간을 줄일 수 있도록 하면서 온-칩 기능적 버스를 테스트 버스로 재사용한 AMBA 기반 테스트 접근 메커니즘 (AMBA-based test access mechanism (ATAM))을 소개하였다. 외부 버스 인터페이스 (external bus interface (EBI))의 어드레스 버스를 스캔 채널로 이용하기 위해 오직 간단한 로직만이 EBI에 추가된다. 그리고 AHB (advanced high-performance bus)와 APB (advanced peripheral bus)간의 전송지연을 없애기 위해 바이패스 모드를 AHB-APB 브리지에 적용하였다. AMBA 프로토콜과 완벽한 호환성을 유지하면서 ARM 사의 테스트 인터페이스 제어기 (test interface controller (TIC))의 설계변경 없이 본 기술은 기능적 테스트뿐만 아니라 스캔 입력과 출력을 동시에 수행할 수 있다. 두 번째로 복수개의 IP 코어를 동시에 테스트하기위한 기술을 소개하였다. 테스트 스케줄링 결과에 따라 테스트 제어 로직 및 테스트 버스 구조가 정의된다. 본 기술에서도 첫 번째 ATAM 기술에서와 같이 온-칩 기능적 버스를 테스트 버스로써 재사용 하였고, 테스트 스케줄링에 따른 좀 더 많은 설계 고려로 테스트 시간을 더욱 크게 줄일 수 있었다. 마지막으로 온-칩 버스인 AHB와 오프-칩 버스인 peripheral component interconnect (PCI) 버스를 위한 온/오프-칩 버스 브리지를 갖는 SoC의 DFT 설계 기술을 소개하였다. 효과적인 기능 및 구조적 테스트를 하기 위하여 브리지 기능을 최대한 이용하였다. 테스트 채널을 증가시키고 테스트 제어 프로토콜을 TIC 보다 줄임으로써 테스트 시간을 매우 줄일 수 있었다. 분석 및 실험결과에서 SoC의 기능적 설계자원을 재사용함으로써 DFT에 의한 영역 오버헤드와 테스트 시간을 매우 줄일 수 있음을 보여주었다. 이러한 기술은 최소한의 영역 오버헤드로 테스트 비용을 줄이기 위해 다른 종류의 온-칩 기능적 버스와 온/오프-칩 버스 브리지에도 적용될 수 있을 것이다.