CMOS Image Sensor의 noise source 분석 및 noise reduction을 위한 회로연구

Abstract

CMOS형 이미지 센서는 디지털 카메라, 스캐닝 장치 등의 still imaging 응용 분야에서 많은 관심을 받아 왔다. CMOS형 이미지 센서는 Charge Coupled Device(CCD)형 이미지 센서에 비해 저전력, 저가, 고집적도 등의 장점을 갖는다. 그러나 CMOS형 이미지 센서는 CCD형 이미지 센서에 비해 많은 noise source를 갖고 있어 noise 특성이 많이 떨어진다. 그러므로 noise를 줄이거나 억제하고 Signal to ratio(SNR)를 증가시키는 것을 매우 중요한 기술 중 하나이다. Correlated double sampling(CDS) 는 noise를 줄이기 위한 방법으로 많이 사용된다. CDS는 low light level imaging에서 필수적인 요소이다. CDS는 Readout noise를 Pixel의 출력을 두 번 샘플링 하는 방법으로 제거한다. reset level을 한번 샘플링 한 후 reset level을 포함한 signal을 샘플링 한다. 그리고 이 두 값의 차이 값을 출력함으로써 순수한 signal level을 얻을 수 있게 된다. 그러므로 Pixel 내부의 Transistor들의 threshold voltage의 mismatch로 인한 FPN과 reset noise를 제거할 수 있다. 본 논문에서는 Noise 문제를 개선하기 위해 Noise Source들에 대한 분석과 Noise를 적절하게 제거할 수 있는 방법에 대한 연구를 하였다. 제안하는 방법은 기존의 방법에 의해서 제거되는 FPN, reset noise 등을 제거 할 뿐 아니라, CDS 내부에 포함된 Operational Amplifier의 Offset Voltage와 Capacitor들의 Mismatch로 인해 발생하는 Noise 성분 역시 상당수 제거함으로써 Signal-to-Noise Ratio(SNR)을 증가시키게 된다. 제안하는 방법은 이전에 연구된 방법에 비해 switch의 수를 감소시켰으며, 하나의 동작단계를 줄임으로써 동작 속도를 향상시키는 부가적인 효과도 가져왔다. offset voltage를 0mV에서 50mV로 변화시키는 방법으로 offset voltage가 출력값에 미치는 영향을 측정하였고, Capacitor들의 mismatch로 인한 영향을 살펴보기 위해 capacitor의 크기를 10%정도 바꾸어 측정하였다. 그리고 SNR 특성을 측정하기 위해서 FFT 시뮬레이션을 수행하였다. 제안된 회로의 SNR은 이전 방법에 비해 4dB정도 향상되었다. 그리고 offset voltage로 인한 영향은 많이 줄어들었고, capacitor들의 mismatch로 인한 영향은 완벽하게 제거되었다.; The CMOS image sensors have gained great interests in the applications of still imaging, e.g. digital camera, scanning devices, etc. CMOS Image Sensors have performance competitive with charge-coupled device(CCD) for low power, low cost and high integration. However, there are more sources of readout noise in CMOS image sensors than CCDs introduced by the pixel and column active circuits. Therefore, it is important to reduce or restrain the readout noise and to increase the signal to noise ratio. Correlated double sampling (CDS) is a well-known noise reduction method and its application is indispensable for low light level imaging. The readout noise is reduced by reading out the pixel twice, once for the signal and once for the reset level, and the difference between these two values is taken as the signal value. Therefore, the Fixed Pattern Noise(FPN) due to variation in the threshold voltages of transistors in pixel and reset noise are suppressed by CDS operation. In this paper, it is studied to improve characteristics of noise. Proposed circuit allows to reduce FPN, reset noise and to cancel offset of Operational amplifier. Also effect of capacitance mismatch is eliminated. Therefore, SNR is increased by reducing many noise sources. Also, the number of switches in proposed circuit is decreased as compared with previous circuit and proposed circuit is faster than previous circuit by reducing one of operation step. It is simulated that influences of offset voltage and capacitors mismatch by changing offset voltage 0mV to 50mV and changing ratio of capacitor size. Also FFT simulation is conducted to survey characteristic of SNR. Proposed circuit improve SNR about 4dB and Proposed circuit is almost eliminated error by offset voltage of operational amplifier and perfectively eliminated noise by capacitor mismatch.