저전압 저전력 CMOS 델타-시그마 아날로그/디지털 변환기의 설계에 관한 연구

Abstract

낮은 전원 공급 전압과 표준 CMOS 공정 설계 환경에서 스위치-커패시터 설계 기법을 사용하는 델타-시그마 변조기를 설계할 때 발생하는 여러 가지 문제점들을 해결하는 것이 본 학위 논문의 목적이다. 이를 위해서 새로운 구조의 저전압 AB-급 연산 증폭기, 저전압 동상 귀환 회로, 저전압 T-회로망 회로, 그리고 저전압 베타-곱셈기 기준 전류 발생 회로를 제안하였다. 제안하는 저전압 AB-급 연산 증폭기는 동적 전류원 회로와 주 증폭기 회로로 구성된다. 동적 전류원 회로는 인가된 입력 동상 신호에 대한 주 증폭기 회로의 꼬리 전류의 동작점 레벨을 정의하며, 인가된 입력 차동 신호에 대해서는 주 증폭기 회로의 전류를 크게 증가시켜서 슬류 비율을 개선한다. 주 증폭기 회로는 동적 전류원 회로에 의해서 꼬리 전류가 제어되는 완전 차동 증폭기이다. 기존의 AB-급 연산 증폭기들과는 달리 양의 귀환을 사용하지 않았기 때문에 안정도에 관한 문제가 발생하지 않는다. 또한 제안된 AB-급 연산 증폭기는 동작점 전류가 공정 변수들 및 전원 공급 전압의 변동에 의존하지 않는다. 새로운 AB-급 연산 증폭기의 가장 중요한 장점은 전원 공급 전압이 1 V 이하에서도 정상 동작하는 점이다. 따라서 제안된 연산 증폭기를 이용하면, 1 V 이하의 전원 공급 전압 설계 환경에서 델타-시그마 변조기의 설계가 가능하다. 완전 차동 연산 증폭기는 정상적인 동작을 위해서 반드시 동상 귀환 회로를 필요로 한다. CMOS 스위치의 좁은 도통 범위로 인해서 낮은 전원 공급 전압에서는 기존의 동상 귀환 회로들의 올바른 동작이 불가능하다. 이를 극복하기 위해서 새로운 저전압 동상 귀환 회로를 제안하였다. 제안된 저전압 동상 귀환 회로는 CMOS 스위치의 무응답 영역 문제에 영향을 받지 않으며 동시에 회로 설계자가 커패시터의 비율을 적절히 조절해서 자유롭게 레벨-시프트 되는 전압을 결정할 수 있었다. 기존의 회로와는 달리 전원 공급 전압인 VDD와 VSS 이외의 별도의 DC 전압을 필요로 하지 않는 점 역시 또 다른 장점이다. 공액 영점을 이용하는 루프 필터를 사용한 델타-시그마 변조기는 높은 품질 계수 Q의 정확한 구현이 요구된다. 품질 계수가 높은 영점은 커패시터 퍼짐이 크기 때문에 공정 오차에 영향을 크게 받는다. CMOS 스위치의 좁은 도통 때문에 기존의 T-회로망 기법은 낮은 전원 공급 전압에서 사용할 수가 없다. 또한 적분기의 입력 동상 전압과 출력 동상 전압이 다르기 때문에 발생하는 DC 오프셋 전압은 델타-시그마 변조기의 불안정화를 초래한다. 이 문제를 해결하기 위해서 새로운 저전압 T-회로망 회로를 제안하였다. 제안된 저전압 T-회로망 회로의 가장 큰 장점은 스위치의 구동 문제가 발생하지 않는 점이다. 또한 제안된 저전압 T-회로망 회로는 적분기에서 발생하는 DC 오프셋 전압을 제거해서 델타-시그마 변조기의 발진을 방지한다. 델타-시그마 변조기를 구성하는 아날로그 블록들은 낮은 전원 공급 전압에서 안정된 기준 전압/전류를 요구한다. 밴드-갭 기준 전압 발생 회로는 BJT의 에미터-베이스 전압 강하가 높기 때문에 낮은 전원 공급 전압에서 사용할 수 없다. 기존의 베타-곱셈기 기준 전압 발생 회로는 문턱 전압 불일치 문제와 연산 증폭기의 좁은 입력 동상 전압 범위로 인한 한계가 있다. 이 문제를 해결하기 위해서 저전압 베타-곱셈기 기준 전류 발생 회로를 제안하였다. 연산 증폭기의 입력 동상 전압이 좁은 문제는 정합되는 두 개의 MOS 트랜지스터의 드래인 사이에 저항을 이용한 전압 분배 회로를 삽입해서 해결하였다. 기판 효과로 인한 문턱 전압의 불일치 문제는 정합되는 두 개의 MOS 트랜지스터를 pMOS 트랜지스터로 대체하고, 축퇴 저항과 연결되는 소스 단자를 분리된 n-Well에 연결해서 해결하였다. 연구 결과들의 효용성을 검증하기 위해서 900 mV 단일 비트 3차 델타-시그마 변조기를 설계하였다. 델타-시그마 변조기를 설계하기 위해서 선택한 설계 기법은 개선된 스위치-연산 증폭기 설계 기법이다. 공액 영점을 이용해서 개선된 신호대 잡음비를 얻기 위해서 잡음 전달 함수로 역-체비세프 함수를 사용하였다. 표본화 주파수는 2.0 MHz이며 과표본화 비율은 64이다. 상위 단계 설계는 MATLAB을 이용하였으며, 상위 단계에서 얻은 결과를 이용해서 트랜지스터 단계 설계를 하였다. 트랜지스터-단계 설계는 0.18 um 표준 CMOS 공정을 사용하였으며 HSPICE로 검증하였다. 설계된 900 mV 단일 비트 3차 델타-시그마 변조기에 진폭은 260 mV이며 주파수는 15.625 KHz인 정현파 입력 신호를 인가한 뒤에 디지털 출력 신호를 모의 실험 한 뒤에 16,384 포인트 FFT 결과를 통해서 성능을 평가하였다. 얻어진 신호대 잡음비는 약 83 dB이며, 디지털 해상도는 13 비트 이상이다.