에너지 소모 최소화를 위한 다중 전압 스케쥴링 기법

Abstract

반도체 공정 기술의 발전에 따라 System-on-Chip(SoC)의 집적도는 꾸준히 향상되고 있으며, 집적도의 향상에 따라 SoC의 복잡도 및 제조 기술이 빠르게 증가/향상되고 있으나 설계자의 생산성과는 차이는 점점 커지고 있다. 이러한 집적도 증가 속도와 설계자의 생산성 향상 속도의 차이를 극복하기 위한 방법으로 설계 재사용에 기반을 둔 설계 및 모델의 추상화를 높이는 방안이 연구되었다. 시스템 수준 표현의 HW 합성 기술은 SystemC와 같은 상위 수준의 언어로 설계된 모델로부터 시스템을 실제로 칩으로 구현하기 위한 RTL 모델을 빠르게 생성해주어 설계자의 생산성을 향상시키고 설계, 검증, 제조, 테스팅에 필요한 노력, 시간, 비용을 절약하는데 중요한 역할을 할 수 있다. 본 연구에서는 상위 수준 합성에서 시간 제약과 하드웨어 제약을 동시에 고려하여 에너지 소모를 최소로 줄이는 다중 전압 스케쥴링 방법을 개발하였다. 기존의 다중 전압 스케쥴링에서는 임계 경로에 있는 연산에 대해 높은 전압을 할당하고, 임계 경로에 있지 않은 연산에 대해서는 낮은 전압을 할당하는 방법을 주로 사용하였다. 우리는 다중 전압 리스트 스케쥴링을 기반으로 simulated annealing 기법을 적용하여 임계 경로상의 연산인지와 관계없이 자유롭게 여러 전압을 할당하여 최적화함으로서 저전력 스케쥴링 결과를 얻을 수 있었다. 계산 시간 제한에 여유가 있을 때에는 전반적으로 낮은 전압을 사용하여 에너지 소모를 더욱 낮출 수 있다. 그리고 후처리 과정을 통해 추가의 에너지 감소를 얻을 수 있었다. 경우에 따라, 전압 level shifter수를 줄일 필요가 있으므로 비용 함수에 가중치를 줄 수 있도록 하였다. 이를 이용하여 전체 에너지 소모와 level shifter 사용횟수의 tradeoff가 가능하다.