1D1R 폴리머 메모리의 주변 회로 설계

Abstract

PoRAM은 플래쉬 메모리의 집적도면에서 기술적 한계를 극복하고, 데이터의 프로그램 및 소거 시간을 더욱 단축시키고자 개발 중인 차세대 비휘발성 메모리이다. PoRAM에 관한 선행연구에서는 셀 스위치가 없는 메모리 어레이의 누설전류와 기생성분등의 결점을 보완하기 위해, 모스 스위치를 사용한 ‘1T1R’ 어레이 구조를 사용하였다. 그러나 모스 스위치는 목표로 하고 있는 유닛 셀 크기 4 F2로 배열되는 고집적도의 메모리를 구현하는데 있어 적합하지 않으므로, 다이오드 스위치를 사용한 ‘1D1R’의 구조로 메모리 어레이를 구성한다. 본 논문에서는 다이오드 스위치를 이용한 PoRAM의 동작 제어와 메모리 어레이의 주변회로에 대해 다음과 같이 제안한다. 첫째, 다이오드 스위치를 사용한 PoRAM의 ‘프로그램, 소거, 읽기’ 동작을 위한 동작 방식을 제안하고, 제어 신호의 조합으로 구동하는 고전압 발생장치 시스템을 설계한다. 둘째, 10 ns의 감지 시간을 가진 ‘읽기’ 동작을 위해 셀의 데이터 전류를 입력받아 CMOS 전압 레벨로 출력하는 낮은 입력 임피던스를 가진 감지 증폭기 회로를 설계한다. 셋째, 빠르고 정확하게 셀의 데이터 정보를 출력하기 위한 감지 증폭기의 검증-알고리즘 시스템을 설계한다. 넷째, 최소 서브 블록의 어레이 크기는 256 Kbit이며, 총 16 개의 서브 블록으로 이루어진 4 Mbit의 PoRAM을 설계한다. 다섯째, 드라이버 시스템에서 발생하는 동작 주파수 50 MHz의 구형 클럭 신호에 동기화되어 동작하는 동작 제어 신호의 조합, 타이밍 및 블록 다이어그램을 설계한다. 이 제안된 최소 서브 블록의 메모리 어레이 단과 주변회로는 CADENCE 社의 SPECTRE 툴로 모의실험을 하여, MPW 82회 동부 하이텍의 0.13 ㎛ CMOS 공정으로 설계 및 검증하였다.; Polymer random access memory (PoRAM) is a developing next-generation non-volatile type of memory that overcomes the technical limits for reducing the operating time of programming/erasing the data at the flash memory. In the preceding study regarding PoRAM, there is a '1T1R' array structure using MOS-switch to make up for the defects like as leakage current and parasitic effects of memory array without the cell switch. MOS-switch is not suitable for future high density memory aimed at minimal device feature of 4F2. Therefore we organize the '1D1R' memory array structure using the diode-switch. In this paper we propose the following facts for the operation control of PoRAM with the diode-switch and peripheral circuits. First, the operation method for "program, erase, read" operation of the diode-switch PoRAM and high voltage generator system architecture operated by the combination of the control logic signals for program/erase. Second, sense amplifier design with the lowest input impedance and sensing time of 10 ns. Third, verify-algorithm system architecture for checking data information of the unit cell fast and enhancing the data reliability. Fourth, 4 Mbit PoRAM accomplished by total 16 sub-blocks that have 256 Kbits respectively. Fifth, the combination of the control logic signal for the memory operation synchronized by operation frequency of 50 MHz and timing&block diagram design. This proposed circuits in the sub-block and peripheral circuits were verified by a CADENCE spectre. A 16x16 (256 bit) memory array of a sub-block with the diode cell switch was fabricated for the 0.13 um CMOS technology.