Low voltage와 High voltage용 ESD 보호 소자에 대한 연구

Abstract

최근 전자 제품에서의 ESD(ElectroStatic Discharge)의 문제는 점점 커지고 있다 [1]. LDD(Lightly Doped Drain), Silicide 등의 발전된 공정 기술과 프로세스 소자의 scale down은 소자가 견딜 수 있는 전류량을 작게 함으로 인해 ESD 문제의 해결을 더욱 어렵게 하고 있다. 본 논문에서는 ESD에 의한 파괴를 줄이고자 저전압(3.3V) 보호회로와 고전압(60V, 85V) 보호회로로 각각 구분하여 회로를 설계 하였다. 저전압 보호회로에서는 입출력단과 파워단 사이에 각각 I/O clamp와 power clamp를 설계하였고, 고전압 보호회로에서는 power clamp를 설계하여 ESD에 견고한 회로를 만들었다. 고전압 power clamp는 스냅백(snapback) 현상을 이용한 소자를 사용할 경우 래치업(latch up)의 위험성 때문에 사용하지 않고, Big-FET을 이용한 클램프를 사용 한다 [2-3]. 저전압 보호회로와 달리 고전압 보호회로에서는 입출력단의 I/O clamp를 설계하지 않았는데, 그 이유는 고전압 보호회로는 외부에서 연결되는 입력부가 없으며, 고전압 보호회로 부분의 출력부분은 충분히 큰 (8000μm 이상) HV Output clamp를 사용하므로 스스로의 보호가 가능하기 때문이다. 설계된 저전압 보호회로와 고전압 보호회로는 동부 하이텍 0.35μm BCD 공정을 이용하여 설계하였고, TLP(Transmission Line Pulse) 장비를 이용하여 측정하여 결과 값을 나타내었다.