메모리 사용을 최적화한 부분 병렬화 구조의 CMMB 표준 지원 LDPC 복호기 설계

Abstract

무선 채널의 특성에 따라 오류 정정 부호는 이동 통신 시스템에서 중요한 기술 요소로 많은 연구가 이루어지고 있다. 최근 4세대 이동 통신 시스템에서 오류 정정 부호로 LDPC (Low Density Parity Check) 부호가 주목받고 있으며, DVB-S2 (Digital Video Broadcasting - Satellite 2nd Generation), 802.16e, CMMB (China Mobile Multimedia Broadcasting) 등 다양한 표준에 적용되어 사용되고 있다. 이에 따라 다양한 표준에 맞춰 LDPC 부호 복호기를 하드웨어로 구현하는 연구가 이루어지고 있으며, 본 논문은 CMMB 표준의 LDPC 부호 복호기를 하드웨어로 효과적으로 구현하는 방법을 제시한다. LDPC 부호 복호기를 하드웨어로 구현함에 있어서, 메모리의 효율과 패리티 검사 행렬 H에 맞게 노드 간에 메시지 전달이 올바르게 되도록 주소를 생성하는 AGU (Address Generation Unit)를 구현하는 것이 중요하다. 본 논문에서는 AGU와 Index 행렬을 이용하여 효율적으로 주소 값을 생성함으로써, 메모리 사용량을 줄이고 복잡도를 감소시켰다. 또한 LDPC 부호 복호기의 throughput을 향상시키기 위해 한 클럭에 여러 메시지를 전달하는 부분 병렬 구조를 사용하였고, 하나의 주소로 병렬적으로 동작이 가능하도록 노드 그룹핑을 진행하였다. 마지막으로 하나의 복호기를 가지고 CMMB 표준의 두 가지 부호화 율을 지원해주기 위해, 재구성 가능한 연산 모듈을 제안하였다. 제안하는 LDPC 부호 복호기는 Verilog HDL로 구현하였으며, Synopsys사의 Design Compiler를 이용하여 Chartered 0.18μm CMOS cell library 공정으로 합성하였다. 제안된 복호기는 455K(in NAND2)의 크기를 가지며, 185MHz의 클럭에서 1/2 부호는 14.32 Mbps의 throughput을 갖고, 3/4 부호는 26.97Mbps의 throughput을 갖는다.; In this paper, we propose a memory efficient multi-rate Low Density Parity Check (LDPC) decoder for China Mobile Multimedia Broadcasting (CMMB). We find the best trade-off between the performance and the circuit area by designing a partially parallel decoder which is capable of passing multiple messages in parallel. By designing an efficient address generation unit (AGU) with an index matrix, we could reduce both the amount of memory requirement and the complexity of computation. The proposed regular LDPC decoder was designed in Verilog HDL and was synthesized by Synopsys’ Design Compiler using Chartered 0.18μm CMOS cell library. The synthesized design has the gate size of 455K (in NAND2). For the two code rates supported by CMMB, the rate-1/2 decoder has a throughput of 14.32 Mbps, and the rate-3/4 decoder has a throughput of 26.97 Mbps. Compared with a conventional LDPC for CMMB, our proposed design requires only 0.39% of the memory.