칩 면적 최적화를 위한 크로스토크 방지 기술에 대한 연구

Abstract

칩 상의 연결선 간 크로스토크 영향은 칩 제작공정이 미세해지고 칩의 동작 주파수가 증가하면서 크게 문제가 되고 있다. 크로스토크 영향은 신호의 타이밍 문제에 있어서 딜레이 또는 Speed-up을 발생하기 때문에 칩 디자인 시 타이밍 분석을 어렵게 할 뿐만 아니라 크로스토크 노이즈에 의한 글리치 등은 회로의 오동작을 야기 시킬 수 있으며 결과적으로 시스템 전체의 성능을 저하시키는 결과를 가져오게 된다. 일반적으로 칩 상의 가장 강한 Aggressor는 클락 신호이며, 프로세서와 같은 수 GHz 대의 고성능 칩에서는 클락에 의한 크로스토크 영향을 최소화하기 위해 클락 실딩을 사용하고 있다. 본 논문에서는 고성능 칩이 아닌 Low/Medium-End 칩에서도 클락 실딩 기술이 크로스토크 방지 설계 흐름 상 반드시 고려해야할 선택안 중 하나임을 보이고자 한다.