다중클럭 도메인 SoC를 위한 스캔기반 Design-for-Debug 기술

Abstract

본 논문에서는 다중클럭을 가진 SoC의 효율적인 debug를 위한 스캔기반 Design-for-Debug (DfD) 기술을 제안하고 있다. 일반적으로 debug 엔지니어는 코아들을 정지시키거나 다시 동작시키는 과정을 반복하고, 스캔 기반 debug 방법으로 SoC를 debug한다. 만약 SoC가 다중클럭 도메인을 가지고 있다면 Data invalidation의 문제 때문에 debug 엔지니어는 코아를 정지시킨 이후 유효한 데이터를 얻기 어려울 것이다. 또한 도메인 간 클럭 위상의 불일치성 때문에 resume동작을 수행하는 것도 어렵다. 본 논문에서는 위의 문제점을 해결할 수 있는 스캔셀 구조와 debug 제어기 회로를 제안하고 있다. 스캔셀은 일반적인 스캔 기반 debug와 On-line debug를 지원하고 현재와 이전 상태를 저장할 수 있도록 설계하였다. 이를 위한 debug 제어기 회로는 면적 오버헤드 관점에서 최적화 하였다. DfD 회로에 의한 면적 오버헤드는 평균적으로 24.4%이지만, 규모가 큰 SoC를 debug할 때 앞서 언급한 문제점들을 해결할 수 있으므로 그 비용은 받아들여질 만하다. 기존의 테스트를 위한 회로를 재사용하고, 본 논문에서 제안하는 기술을 이용하여 유효한 데이터를 얻음으로써 debug 엔지니어들은 보다 효율적인 debug를 할 수 있을 것이다.