1.4x 비동기 Sampling Clock을 이용한 4.2Gb/s 10x OSR Adaptive Equalizer

Abstract

본 논문에서는 케이블, PCB 경로 등에서 발생할 수 있는 고주파 대역에서의 손실을 보상하는 1.4x 비동기 Sampling Clock을 사용한 4.2Gb/s Adaptive Equalizer를 제안하였다. 데이터의 Oversampling 정보를 통해 Eye Opening의 폭을 감지하고 Equalizer를 제어하는 것은 디지털 회로만으로 구성이 가능하기 때문에 이것을 이용하면 소 면적, 저 전력의 Adaptive Equalizer를 구현할 수 있다. 하지만 일반적인 Oversampling 방법에서는 데이터의 전송속도가 증가할수록 Sampling Clock의 주파수도 같이 증가해야 하고 Oversampling의 높은 Resolution은 계속 유지해야 하기 때문에 Multi Phase PLL의 전력 소모가 커진다. 이런 문제를 해결하기 위해 비동기 Sampling Clock을 이용한 Oversampling 방법을 제안하였다. 일반적인 10x Oversampling 방법에서의 Sampling Clock보다 7배 낮은 주파수의 다중 위상 Clock 10개를 이용하는 것은 일반적인 방법과 같은 Resolution 효과를 내면서도 Sampling Clock을 만드는 PLL의 소비전력을 줄일 수 있다. Equalizer 블록은 3-비트의 디지털 코드를 통해 그 이득을 제어하도록 하였으며 2.1GHz의 주파수에서 Gain Boosting이 최고 20dB까지 되도록 하였다.