20 nm급 DRAM 게이트 선폭 산포 개선을 위한 에칭 프로세스 근접 효과 보정 방법

Abstract

메모리 디바이스의 Shrink가 점차 진행됨에 따라 DRAM(Dynamic Random Access Memory) Gate Transistor Step에서의 OCV(On chip CD Variation)이 DRAM performance에 미치는 영향은 점차 커지고 있으며 OCV 산포를 줄이기 위한 OPC(Optical Proximity Correction) 및 etch PPC(Process Proximity Correction)의 중요성도 점차 증가되고 있다. DRAM OCV 산포에 영향을 주는 인자로는 mask, photo, etch process proximity effect가 있다. 본 논문은 세가지 PPE(Process Proximity Effect) 중 etch PPE를 개선하기 위해 사용중인 etch PPC에 관련된 논문이다. Etch PPC가 필요하게 된 이유는 설계에서 그려진 target에 ACI(After Cleaning Inspection) pattern CD(Critical Dimension)를 정확히 맞춰야 하지만 etch loading effect에 의해 정확히 맞춰지지 않는 것이 원인이다. Etch loading effect는 etching시 PR(Photo Resist)의 유기성분과 etching gas가 서로 반응하여 발생하는 비 휘발성 polymer가 dense pattern 측벽 대비 isolated pattern 측벽에 deposition이 많이 되어 dense pattern의 etching 전 후 CD차가 커지게 되는 현상을 말한다. 이를 보정하기 위해 도입된 방법이 etch PPC 이며 초기에는 pattern의 width/space 구간을 나누어 pattern layout에 bias를 주는 방식인 rule based etch PPC를 적용하였고 최근에는 pattern의 width, space, density에 따른 etch 영향을 고려하여 pattern별 bias를 주는 방식인 model based etch PPC 방식을 적용하고 있다. 설계 target을 정확히 맞추기 위해서는 OPC(Optical Proximity Correction) model의 정확도 향상뿐 아니라 etch PPC 정확도 향상이 불가피 하게 되었다. Etch PPC의 정확도 향상을 위해 etch model의 kernel 개선, correction recipe의 최적화 및 modeling시 사용하는 spider mask와 real gate mask의 density 차이에 의해 발생하는 etch skew차이를 correlation식으로 보정하는 방법을 적용하여 20 nm node DRAM gate의 OCV 산포를 67%까지 개선할 수 있었다.