고성능 Low Drop-out 레귤레이터 설계

Abstract

최근 한 칩에 시스템을 집적하는 SoC(System On Chip)의 발전 및 휴대용 전자기기의 발전으로 점점 소형화, 경량화 되어가는 추세이다. 또한 하나의 칩 안에 들어간 다수의 회로들은 각 회로들에 따라 공급전압이 달라 질수 있다. 따라서 일정한 하나의 전압 공급원으로 각각의 필요한 전압을 만들어 내는 PMIC(Power Management IC)가 필요하게 된다. 이러한 PMIC는 한정된 배터리의 전원 용량으로 장시간 사용이 가능한 저 전력 고효율에 관한 연구와 안정적인 전원 공급에 많은 연구가 이루어지고 있다. LDO(Low Drop Out voltage) 레귤레이터는 PMIC의 선형(linear) 레귤레이터 방식으로 공급 전압과 출력 전압의 차이가 작은 정확하고 안정된 DC 전압을 제공하는 회로이다. 고성능 LDO에서 정확성, 파워 효율, 반응속도는 중요한 요소이다. 일반적인 LDO는 정확성과 피드백 안정성을 trade-off 관계를 가진다. 높은 루프이득은 정상상태에서의 레귤레이션을 증가 시키고 폐 루프의 안정성을 감소시킨다. 이러한 관계를 개선시키기 위해 pole, zero cancellation, pole splitting, 버퍼 성능 개선 등 관련 논문들이 제안되어져 왔다. STC(Single Transistor Control) LDO의 가장 큰 장점은 기존의 LDO 보다 안정성이 개선되어 졌다는 점이다. 제안된 STC LDO는 전류 부하에 따른 drop되는 전압을 줄이기 위하여 load 레귤레이션 특성을 개선하기 위해 회로적 아이디어를 제안하고 회로의 이론적인 분석과 실제 시뮬레이션을 본 논문에 나타내었다. 0.35um 공정과 CADENCE, HSPICE, CLIBRE를 이용하여 모의 시뮬레이션 하였다.