H.264/AVC의 효율적인 CAVLD 메모리 하드웨어 구조

Abstract

이 논문에서는 새로운 CAVLC decoding Hardware Architecture 을 제안한다. 기존의 CAVLD하드웨어 구조는 5단계의 블록으로 구성되어있고 각 블록들이 유효비트를 구하기 위해서는 컨트롤러 블록과 룩업테이블을 거쳐 구해진다. 이때 영상처리를 위한 각각의 모듈에서 요구하는 VLC테이블의 메모리가 크기 때문에 비효율적인 메모리 area가 사용되고 있다. 입력 받은 최대 19비트의 코드워드에서 상위의 prefix 코드들을 검출하여 연산을 하고 2bit의 suffix 코드워드들을 사용하여 trailing ones의 값을 계산한다. 위와 같이 빠르게 구해진 trailing ones의 값을 사용하여 별도의 조합회로를 사용하지 않고 한 개의 모듈 안에서 trailing one의 부호를 계산하여 하드웨어 사이즈를 줄였다. 제안한 Coeff_token & Trailing Ones 의 하드웨어 구조를 사용하여 새로운 CAVLD H/W architecture을 제안하였다. 모바일 환경에서의 메모리access를 줄이기 위하여 1. 에서 제안한 Coeff_token & Trailing Ones 하드웨어 구조를 사용하여 디코딩 모듈을 4개로 줄였으며 coeff_token에서의 메모리 access를 줄였다. 기존의 하드웨어 구조에 비해 처리시간이 10% 감소한 것을 확인하였으며 제안한 전체적인 CALVD 하드웨어 구조는 기존의 CAVLD 과정에서의 메모리크기가 약 50% 감소되었으며 메모리 access 시간이 약 18% 감소하였다.