SOI 기판 위 Ge 응축방법에 의한 CMOSFET 이동도 향상에 관한 연구

Abstract

Recently, the growing demand for greater mobile computing power is rapidly transforming how the semiconductor industry needs to think about designing chips to meet the performance requirements for mobile devices. With GHz-level processor speeds and several GB of data storage, current smart phones have the computational power of high-end desktop computers from just ten years ago. As we move towards smaller and faster computing devices, the use of silicon in chips is making it increasingly difficult to uphold Moore's Law, not only in terms of the laws of physics, but also in terms of economics. The ITRS reports new arising limitations since the transistor gate length is expecting scaled down to 7nm in 2018, partly due to the intrinsic physical limitation of silicon as a channel material. Therefore, new solutions are required to overcome these new technological challenges. One of the solutions is a replacement of channel material such as strained Si, Ge-on-insulator (GOI), III-V (InAs, InGaAs), which have higher electron and hole mobility than Si. Therefore, in this dissertation, the substrates fabricated by using various methods were studied for enhancing electron and hole mobility. First, a strain relaxation mechanism for strained Si grown on a relaxed SiGe-on-insulator structure with the bonding, dislocation sink or condensation methods were examined. Strain relaxation for both the bonding and dislocation sink methods was achieved by grading the Ge concentration; in contrast, the relaxation for the condensation method was achieved through Ge atom condensation during oxidation. In addition, the surface roughness and threading-dislocation pit density for relaxed SiGe layer fabricated by the bonding, dislocation sink, or condensation method were estimated. The surface roughness and threading-dislocation pit density for the bonding, dislocation sink, and condensation methods were 2.45, 0.46, and 0.40nm and 5.0×103, 9×103, and 0, respectively. In terms of quality and cost-effectiveness, the condensation method was superior to the bonding and dislocation sink methods for the formation of strained Si on a relaxed SiGe-on-insulator structure. Second, effective Ge condensation process was studied to fabricate high quality GOI substrate. Several conditions such as initial SOI thickness, initial Ge concentration, oxidation method, thermal treatment were optimized for improving threading dislocations and surface roughness. Capping Si layer is very helpful to suppress volatile GeO formation, leading to Ge loss, because silicon flux is larger than that of oxygen at the initial stage of Ge condensation. Thinner SOI thickness is also more effective to suppress gradient Ge profile in the condensed SiGe layer because of quantity reduction of Si atoms escaped from top silicon of SOI substrate. Higher Ge concentration in the as-grown SiGe layer leads to higher Ge concentration in the condensed SiGe layer after oxidation. In addition, oxidation at high temperature at initial Ge condensation is required to obtain the thin SGOI layer of high Ge concentration without extra dislocations because the longer diffusion length leads to keep balance between diffusion rate and accumulation rate. Surface roughness of oxidized samples at 950, 1000, 1050 and 1100 oC was 6.05, 0.80, 0.52 and 0.43nm, respectively. Note that surface roughness of the oxidized sample at 950 oC was 14 times higher than that of 1100 oC. The peak to valley of surface roughness of multi-step oxidation sample was 8.7 times less than that of one-step oxidation and intermittent oxide stripping during Ge condensation gives that the total Ge condensation time to achieve a Ge concentration of higher than 95 at% was reduced by 77% compared to the nominal process in which the intermittent oxide stripping was not performed. For post-annealing effect, surface roughness of a post-annealed GOI substrate shows 3 times lower than that of GOI without post-annealing. Lastly, we fabricated a p-MOSFET on the SGOI substrate fabricated by Ge condensation. Effective hole mobility of the condensed SGOI p-MOSFET with 67 at% of Ge concentration was enhanced 2.13 times higher than the reference SOI p-MOSFET. Finally, strained silicon-on-insulator (sSOI) substrates were characterized using multi-wavelength, high resolution, polychromator-based micro Raman spectroscopy and normal incidence optical reflectance spectra measurement. Significant Raman shifts towards the lower wavenumber side, corresponding to tensile stress, and broadening of the Raman peak in sSOI thin films were observed. The stress and crystallinity of sSOI were characterized from the shift and full-width-at-half-maximum data. The thickness of strained Si and buried oxide film of sSOI was estimated from the optical reflectance. Multi-wavelength Raman and optical reflectance measurement, when used together provide a useful and practical non-destructive stress, and structural characterization technique for nano-scale sSOI. Furthermore, the Ge content and its uniformity in the depth direction of SGOI samples were characterized by non-contact, non-invasive, multiwavelength, high resolution, micro-Raman spectroscopy. Low Ge content SiGe on-insulator (SGOI) on Si(100) substrates were annealed at 1100 oC for 10∼150 min in an O2 atmosphere to increase the Ge content by consuming the Si in the SiGe layer. Samples annealed for short times showed two very broad Raman Si-Si peaks from Si, and Si-Si peaks from SiGe, under 363.8nm UV excitation. The submicron scale co-existence of Si and SiGe phases near the oxidation interface of SiGe layer was verified. It suggests that Ge condensation occurs at the oxidizing interface. The average decrease in SiGe layer thickness and the Ge concentration increase of SGOI samples with the increase of annealing time, were verified by cross-sectional transmission electron microscopy and auger electron spectroscopy.| 최근 빅 데이터 시대를 맞이하여 모바일 컴퓨팅 기기에 대한 수요가 폭발적으로 증가하고 있다. 기가 헤르츠급 프로세서 스피드와 기가 바이트급 저장 장치를 갖춘 최신 스마트폰은 이미 십년 전 하이엔드 데스크탑 컴퓨터급 전력을 소모하는 수준이 되었다. 하지만 더 작고, 더 빠른 컴퓨팅 장치에 대한 수요가 기하급수적으로 증가함에 따라 디바이스칩 내 사용되는 실리콘 기반 기술의 적용이 물리적 측면뿐만 아니라 경제적 측면에서도 점점 무어의 법칙을 유지하기 힘든 상황을 빠르게 도래시키고 있다. ITRS 보고서에 따르면, 2018년 트랜지스터 게이트의 길이가 7 nm까지 축소될 것으로 전망함에 따라 채널 물질로서 실리콘 사용 시 발생할 물리적 한계점이 새롭게 대두 되고 있다. 그러므로 전 세계적으로 차세대 기술을 위한 새로운 솔루션을 요구하고 있다. 이에 대한 솔루션 중 하나가 바로 스트레인드 실리콘, 절연막을 갖는 게르마늄, 원소 3-5족 계열의 물질들을 이용함으로써 실리콘의 한계점을 극복하는 것이다. 그 이유는 이와 같은 물질들이 실리콘이 가지고 있는 전자 및 정공의 이동도보다 훨씬 빠른 특성을 가지고 있기 때문이다. 이와 같은 관점에서 본 학위 논문은 고 이동도(전자 및 정공)를 갖는 기판 제조를 위해 시도했던 다양한 공정 방법과 기판 특성에 대해 다루었다. 첫째, 본딩, 디스로케이션 싱크, 컨덴세이션 방법들에 의해 제조된 스트레인드 실리콘 기판의 스트레인 이완 메카니즘에 대해 연구하였다. 본딩 및 디스로케이션 싱크 방법에 의한 스트레인 이완은 게르마늄 농도의 기울기에 의해 달성된다. 이와는 대조적으로 켄덴세이션 방법에 의한 이완 메카니즘은 산화 공정을 하는 동안 게르마늄 원자의 응축정도에 의해 형성된다. 표면 거칠기와 결함 밀도는 본딩, 디스로케이션 싱크, 컨덴세이션 방식 순으로 각각 2.45, 0.46, 0.40 nm, 5.0×103, 9×103, 0 개의 결과 값을 보여 주었다. 이는 기판의 품질 및 생산 비용 측면에서, 스트레인 실리콘 기판을 제작하는데 켄덴세이션이 다른 두 방법에 비해 월등히 우수한 방법임을 확인시켜 주는 결과이다. 둘째, 앞서 우수한 컨덴세이션의 방식을 이용하면 스트레인 실리콘 기판뿐만 아니라 절연층을 갖는 게르마늄 기판도 제작할 수 있다. 따라서 고품질의 우수한 절연층을 갖는 게르마늄 기판을 제작하기 위해 효과적인 컨덴세이션 공정 기술에 대해 연구하였다. 특히, 본 공정 기술에서 가장 큰 관심인 쓰레딩 디스로케이션과 표면 거칠기를 개선하기 위해 초기 SOI 두께, 초기 Ge농도, 산화 공정 온도, 간헐적 산화막 제거 효과, 열처리 효과 등 여러 공정조건의 최적화에 대해 연구 하였다. 초기 SOI 두께의 경우, 그 두께가 얇을수록 산화 공정 후 실리콘 게르마늄층 내 Ge 농도 프로파일이 기울어지는 현상을 막고 이로 인해 게르마늄 원자가 휘발되는 것을 피할 수 있다. 그리고 초기 실리콘 게르마늄층의 Ge 농도가 높을수록 GOI 기판을 제작하는데 효과적으로 Ge 농도를 증가시킬 수 있었다. 또한, 산화 공정 온도가 높을수록 그 확산 거리가 길어지므로 산화 공정 시 매몰 산화 막으로의 Ge 원자의 확산과 축적 간 균형을 유지하게 되어 효과적으로 표면 거칠기를 개선 할 수 있다. 950도에서 컨덴세이션 된 샘플은 6.05nm의 값을 나타낸 반면, 1100도에서 산화된 샘플의 표면 거칠기는 0.43nm으로 14배 이상 낮은 수치를 실험적으로도 보여주었다. 하지만 이러한 고온 산화 공정은 컨덴세이션 초기 단계에서는 효과적이나, 지속적으로 고온 산화 공정을 진행하는 경우 증가되는 Ge 농도가 50at%를 넘어가면서 녹는점 이상의 고온으로 인하여 오히려 게르마늄의 원자가 녹을 수 있으며, 이로 인해 표면 거칠기가 매우 악화되는 문제가 발생한다. 그러므로 게르마늄 원자가 녹지 않도록 증가되는 Ge 농도를 고려하면서 컨덴세이션 공정온도를 바꾸는 다단계 산화 공정 방법이 효과적이다. 단일 온도에서 산화 공정을 진행한 샘플의 표면 거칠기는 다단계 산화 공정 방법보다 2배 이상 높으며, 그 표면 거칠기의 높이 단차는 8.7배 이상 높은 결과 값을 보였다. 또한, 산화 막의 두께가 증가함에 따라 게르마늄 농도 응축시간이 증가하게 되는 문제가 발생한다. 이는 기판 표면에서 절연막 까지 실리콘 게르마늄 층 내 게르마늄의 농도의 불균형을 가지고 오는 현상을 유발한다. 따라서 산화공정 중 간헐적으로 산화 막을 제거 해줌으로써, 21nm 두께의 품질 좋은 고 농도(95at% 이상) 게르마늄 층을 얻을 수 있었다. 또한 이 공정을 적용함으로써 95 at%이상의 고 농도까지 걸리는 공정 시간 최대 77%까지 감소시킬 수 있었다. 즉, 다단계 산화 공정 중 간헐적 산화 막 제거는 선택이 아닌 필수 공정임을 밝혔다. 더불어, 이러한 컨덴세이션 공정 기술을 적용하여 제작된 기판 위에 Ge 농도 67at%의 p-MOSFET 소자를 제작하였다. 그리고 이 소자의 홀 이동도는 기존 SOI 기판 적용 p-MOSFET 소자대비 2.13배 증가된 결과를 보여 주었다. 마지막으로, 다중파장을 갖는 고 해상도 라만 시스템을 이용하여 스트레인드 실리콘 기판과 절연층을 갖는 게르마늄 기판의 물리적 특성을 관찰하였다. 다중파장 고 해상도 라만 시스템은 서로 다른 4가지의 파장을 이용하여 보다 정밀하게 물리적 특성을 비 파괴적으로 검사 할 수 있는 특징을 가지고 있다. 따라서 스트레인드 실리콘 기판의 경우 하부층과의 스트레인 정도, 층간 구조 및 두께 분석이 가능하며, 절연층을 갖는 게르마늄 기판의 경우 실리콘 게르마늄 층 내 게르마늄의 농도 및 두께 정보를 용이하게 관찰 할 수 있었다. 특히, 산화 공정 시간 증가에 따른 게르마늄 농도 증가를 오제 전자 분석에 의한 결과와 비교 시 비파괴 검사임에도 불구하고 결과 값이 매우 일치함을 보여 주었으며 두께 정보 역시 TEM 분석 결과와 일치함을 확인하였다. 따라서 다중파장 고 해상도 라만 시스템의 비파괴적 분석은 시료 보호뿐만 아니라 비용적인 측면에서도 효과적이다.; in contrast, the relaxation for the condensation method was achieved through Ge atom condensation during oxidation. In addition, the surface roughness and threading-dislocation pit density for relaxed SiGe layer fabricated by the bonding, dislocation sink, or condensation method were estimated. The surface roughness and threading-dislocation pit density for the bonding, dislocation sink, and condensation methods were 2.45, 0.46, and 0.40nm and 5.0×103, 9×103, and 0, respectively. In terms of quality and cost-effectiveness, the condensation method was superior to the bonding and dislocation sink methods for the formation of strained Si on a relaxed SiGe-on-insulator structure. Second, effective Ge condensation process was studied to fabricate high quality GOI substrate. Several conditions such as initial SOI thickness, initial Ge concentration, oxidation method, thermal treatment were optimized for improving threading dislocations and surface roughness. Capping Si layer is very helpful to suppress volatile GeO formation, leading to Ge loss, because silicon flux is larger than that of oxygen at the initial stage of Ge condensation. Thinner SOI thickness is also more effective to suppress gradient Ge profile in the condensed SiGe layer because of quantity reduction of Si atoms escaped from top silicon of SOI substrate. Higher Ge concentration in the as-grown SiGe layer leads to higher Ge concentration in the condensed SiGe layer after oxidation. In addition, oxidation at high temperature at initial Ge condensation is required to obtain the thin SGOI layer of high Ge concentration without extra dislocations because the longer diffusion length leads to keep balance between diffusion rate and accumulation rate. Surface roughness of oxidized samples at 950, 1000, 1050 and 1100 oC was 6.05, 0.80, 0.52 and 0.43nm, respectively. Note that surface roughness of the oxidized sample at 950 oC was 14 times higher than that of 1100 oC. The peak to valley of surface roughness of multi-step oxidation sample was 8.7 times less than that of one-step oxidation and intermittent oxide stripping during Ge condensation gives that the total Ge condensation time to achieve a Ge concentration of higher than 95 at% was reduced by 77% compared to the nominal process in which the intermittent oxide stripping was not performed. For post-annealing effect, surface roughness of a post-annealed GOI substrate shows 3 times lower than that of GOI without post-annealing. Lastly, we fabricated a p-MOSFET on the SGOI substrate fabricated by Ge condensation. Effective hole mobility of the condensed SGOI p-MOSFET with 67 at% of Ge concentration was enhanced 2.13 times higher than the reference SOI p-MOSFET. Finally, strained silicon-on-insulator (sSOI) substrates were characterized using multi-wavelength, high resolution, polychromator-based micro Raman spectroscopy and normal incidence optical reflectance spectra measurement. Significant Raman shifts towards the lower wavenumber side, corresponding to tensile stress, and broadening of the Raman peak in sSOI thin films were observed. The stress and crystallinity of sSOI were characterized from the shift and full-width-at-half-maximum data. The thickness of strained Si and buried oxide film of sSOI was estimated from the optical reflectance. Multi-wavelength Raman and optical reflectance measurement, when used together provide a useful and practical non-destructive stress, and structural characterization technique for nano-scale sSOI. Furthermore, the Ge content and its uniformity in the depth direction of SGOI samples were characterized by non-contact, non-invasive, multiwavelength, high resolution, micro-Raman spectroscopy. Low Ge content SiGe on-insulator (SGOI) on Si(100) substrates were annealed at 1100 oC for 10∼150 min in an O2 atmosphere to increase the Ge content by consuming the Si in the SiGe layer. Samples annealed for short times showed two very broad Raman Si-Si peaks from Si, and Si-Si peaks from SiGe, under 363.8nm UV excitation. The submicron scale co-existence of Si and SiGe phases near the oxidation interface of SiGe layer was verified. It suggests that Ge condensation occurs at the oxidizing interface. The average decrease in SiGe layer thickness and the Ge concentration increase of SGOI samples with the increase of annealing time, were verified by cross-sectional transmission electron microscopy and auger electron spectroscopy.