a-IGZO TFT를 이용한 고해상도 평판 디스플레이용 레벨 시프터 내장 저전력 시프트 레지스터 회로 설계

Abstract

Flat-panel displays (FPDs) are the most efficient equipment through which people get a variety of information anywhere and anytime in this highly developed information-oriented age. FPDs are classified into passive-matrix displays (PMDs) and active-matrix displays (AMDs) depending on whether there exists a switch device or not. Most of FPDs now use AMDs because it is difficult to implement the high-resolution display on PMDs. As the specifications of FPDs such as resolution and frame frequency increase, a scan line time also getting shorter. Consequently, a hydrogenated amorphous silicon (a-Si:H) thin-film transistor (TFT) with low mobility is reaching its limits. The backplane device of FPDs has attracted much attention, and many studies have attempted to develop the replaceable device of the a-Si:H TFT. Especially, an oxide TFT has been drawing interest as a candidate for the backplane device of high-resolution FPDs because it has higher mobility than the a-Si:H TFT and better uniformity than a polycrystalline silicon (poly-Si) TFT. This thesis proposes a low-power shift register embedded with a level shifter that uses the depletion-mode amorphous indium-gallium-zinc-oxide (a-IGZO) TFTs for high-resolution FPDs. In designing the low-power shift register embedded with the level shifter, firstly, the level shifter is implemented without using a diode-connected TFT. Secondly, the shift register is implemented by using the clock signals with a reduced voltage swing. The proposed level shifter and shift register are simulated at the output voltage swing of 30 V and the operating frequency of 153.6 kHz, which satisfy the driving condition for 10-inch wide quad extended graphics array (WQXGA, 1600 × RGB × 2560) FPDs with the frame frequency of 60 Hz. The simulation results confirmed that the proposed level shifter and shift register successfully operated at even up to −3 V of the threshold voltage shift (ΔVth). The power consumptions of the level shifter and the shift register for the ten stages are 2.61 mW and 295.13 μW, respectively. The final simulation results of the proposed shift register embedded with the level shifter demonstrated a successful operation even at the −2 V of the ΔVth. The power consumption of the proposed shift register embedded with the level shifter for the ten stages is 413.57 μW, which means a reduction of as much as 93.68% in comparison with the previous work. These findings led me to conclude that the proposed shift register embedded with the level shifter is well suited for high-resolution FPDs.|평판 디스플레이는 (Flat-Panel Displays, FPDs)는 고도화된 정보화 시대에서 언제 어디서나 다양한 정보를 얻을 수 있는 가장 효율적인 수단이다. 평판 디스플레이는 스위치 소자의 유무에 따라 수동 구동형 디스플레이 (Passive-Matrix Displays, PMDs)와 능동 구동형 디스플레이 (Active-Matrix Displays, AMDs)로 구분된다. 수동 구동형 디스플레이는 고해상도 평판 디스플레이를 구현하는 것이 어렵기 때문에 현재 대부분의 평판 디스플레이는 능동 구동형 디스플레이를 사용하고 있다. 해상도 (Resolution)와 프레임 주파수 (Frame Frequency)와 같은 평판 디스플레이의 사양이 증가함에 따라 스캔 라인 시간 (Scan Line Time)이 점점 짧아지고 있다. 따라서 낮은 이동도 (Mobility)를 갖는 수소화 비정질 실리콘 (Hydrogenated Amorphous Silicon, a-Si:H) 박막 트랜지스터 (Thin-Film Transistor, TFT)는 한계에 다다르고 있다. 평판 디스플레이의 후면 (Backplane) 소자는 많은 관심을 받고 있으며, 수소화 비정질 실리콘 박막 트랜지스터를 대체할 수 있는 소자를 개발하기 위한 많은 연구가 진행되고 있다. 특히 산화물 (Oxide) 박막 트랜지스터는 수소화 비정질 실리콘 박막 트랜지스터보다 이동도가 높고, 다결정 실리콘 (Polycrystalline Silicon, poly-Si) 박막 트랜지스터보다 균일성 (Uniformity)이 좋기 때문에 고해상도 평판 디스플레이의 후면 소자를 위한 후보로서 많은 관심을 받고 있다. 본 논문은 공핍형 (Depletion-Mode) a-IGZO TFT를 이용한 고해상도 평판 디스플레이용 레벨 시프터 내장 저전력 시프트 레지스터를 제안한다. 레벨 시프터 내장 저전력 시프트 레지스터를 설계하기 위하여 첫째로, 제안한 레벨 시프터는 다이오드 연결 소자 (Diode-Connected Device)없이 설계되었다. 둘째로, 제안한 시프트 레지스터는 감소된 전압 스윙을 갖는 클락 신호를 사용하여 설계되었다. 제안한 레벨 시프터와 시프트 레지스터는 60 Hz의 프레임 주파수로 동작하는 10인치 WQXGA (1600 × RGB × 2560) 평판 디스플레이를 위한 구동 조건을 만족하는 30 V의 출력 전압 스윙과 153.6 kHz의 동작 주파수에서 검증되었다. 시뮬레이션 결과는 제안한 레벨 시프터와 시프트 레지스터가 −3 V의 문턱 전압 이동 (Threshold Voltage Shift, ΔVth)까지 성공적으로 동작함을 보여준다. 제안한 레벨 시프터와 시프트 레지스터 열 단의 소비전력은 각각 2.61 mW와 295.13 μW이다. 제안한 레벨 시프터 내장 시프트 레지스터의 최종 시뮬레이션 결과는 −2 V의 문턱 전압 이동까지 성공적으로 동작함을 보여준다. 제안한 레벨 시프터 내장 시프트 레지스터 열 단의 소비전력은 기존 회로와 비교하여 93.68%가 감소한 413.57 μW이다. 이러한 결과들은 제안한 레벨 시프터 내장 시프트 레지스터가 고해상도 평판 디스플레이에 아주 적합함을 입증한다.; Flat-panel displays (FPDs) are the most efficient equipment through which people get a variety of information anywhere and anytime in this highly developed information-oriented age. FPDs are classified into passive-matrix displays (PMDs) and active-matrix displays (AMDs) depending on whether there exists a switch device or not. Most of FPDs now use AMDs because it is difficult to implement the high-resolution display on PMDs. As the specifications of FPDs such as resolution and frame frequency increase, a scan line time also getting shorter. Consequently, a hydrogenated amorphous silicon (a-Si:H) thin-film transistor (TFT) with low mobility is reaching its limits. The backplane device of FPDs has attracted much attention, and many studies have attempted to develop the replaceable device of the a-Si:H TFT. Especially, an oxide TFT has been drawing interest as a candidate for the backplane device of high-resolution FPDs because it has higher mobility than the a-Si:H TFT and better uniformity than a polycrystalline silicon (poly-Si) TFT. This thesis proposes a low-power shift register embedded with a level shifter that uses the depletion-mode amorphous indium-gallium-zinc-oxide (a-IGZO) TFTs for high-resolution FPDs. In designing the low-power shift register embedded with the level shifter, firstly, the level shifter is implemented without using a diode-connected TFT. Secondly, the shift register is implemented by using the clock signals with a reduced voltage swing. The proposed level shifter and shift register are simulated at the output voltage swing of 30 V and the operating frequency of 153.6 kHz, which satisfy the driving condition for 10-inch wide quad extended graphics array (WQXGA, 1600 × RGB × 2560) FPDs with the frame frequency of 60 Hz. The simulation results confirmed that the proposed level shifter and shift register successfully operated at even up to −3 V of the threshold voltage shift (ΔVth). The power consumptions of the level shifter and the shift register for the ten stages are 2.61 mW and 295.13 μW, respectively. The final simulation results of the proposed shift register embedded with the level shifter demonstrated a successful operation even at the −2 V of the ΔVth. The power consumption of the proposed shift register embedded with the level shifter for the ten stages is 413.57 μW, which means a reduction of as much as 93.68% in comparison with the previous work. These findings led me to conclude that the proposed shift register embedded with the level shifter is well suited for high-resolution FPDs.