30나노급 PE-SiON 박막 두께 에지 화학적 에칭 제어 연구

Abstract

본 연구에서는 PE-CVD 방식을 사용하여 Deposition하는 PE-SION 박막에 대한 Profile 문제점을 야기하는 불량에 대한 원인을 규명하고 특히 PE-SION 박막에 Edge Thickness에 상승으로 적층 구조인 반도체에 취합한 부분인 Edge 산포를 Control 할 수 있는 기술을 연구하였다. 일반적인 Etching 기술인 Plasma 기술인 아닌 등방성 Etching 특성을 보이는 Chemical 분사 기술을 통해서 Edge에 산포를 Flat하게 구현할 수 있는 기술이 사용되었다. 본 논문에서는 반도체에 집적도가 높아질수록 Center에서 Edge까지 산포를 제어함으로써 Edge Thickness 상승에 따른 박막 탈착 및 박막 부서짐에 의한 불량을 Control하게 되어 수율 향상에 기여 할 수 기술 연구가 진행되었다. 향후에 35nm 이하 DRAM 제품에서 Edge에 중요성이 대두되고 있어 기술 도입될 경우 수율 향상에 기여할 것으로 예상되어 진다.