회로의 규칙성을 이용한 데이터 패스의 최적 배치 기술

Abstract

설계 규모가 커지고 복잡해짐에 따라 많은 cell들을 placement과정에서 배치해야 한다. 이 과정에서 계산의 편의성과 빠른 속도로 배치할 수 있는 analytical placement 방법이 대두되고 있다. 하지만 analytical placement를 사용하는 대부분의 placer들이 HPWL 기반으로 배치를 수행하기에 실제 routed wire-length와 차이가 발생하게 된다. 본 논문에서는 analytical placement를 이용하여 배치를 하되, datapath logic block을 찾아 structured Dp를 생성하고 Structured Dp를 다른 random logic block들과 함께 analytical placement를 수행하여 실제 routed wire-length와의 차이를 줄일 수 있는 방법을 모색하였다. 본 논문에서 제안한 알고리즘을 적용한 결과, 적용하지 않고 analytical placement를 수행했을 때와 비교하여 StWL 값을 평균 약 3%정도 줄일 수 있었다.