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차세대 메모리를 이용한 저장장치의 성능과 내구성 향상을 위한 기법 구현

Title
차세대 메모리를 이용한 저장장치의 성능과 내구성 향상을 위한 기법 구현
Author
이성배
Advisor(s)
송용호
Issue Date
2015-08
Publisher
한양대학교
Degree
Master
Abstract
DRAM은 빠른 Read와 Write Latency의 특성으로 시스템에서 메인 메모리 또는 저장장치의 버퍼/캐시의 용도로 사용되어 왔다. 하지만 DRAM은 몇 가지의 단점을 갖는다. 전원 공급이 차단되면 저장된 Data를 모두 손실하는 휘발성 메모리이며 Data를 저장하는 캐패시터의 누설 전하를 충전해주기 위한 Refresh 동작으로 인해 많은 전력을 소비한다. 이러한 DRAM의 단점을 보완하기 위해 비휘발성 메모리인 차세대 메모리의 연구가 대두되었다. 차세대 메모리인 PRAM은 DRAM과 비교하여 전력소모가 적고 공정상 유리하며 비휘발성 메모리이기 때문에 전원이 차단되어도 Data가 소실되지 않는다. 하지만 PRAM 역시 단점을 갖는다. DRAM에 비해 긴 Write Latency와 낮은 내구성 그리고 높은 Write Energy의 단점을 극복하기 위해 많은 연구가 진행되고 있다. PRAM은 SET & RESET 동작으로 Data를 저장하게 되는데, 상대적으로 긴 SET Latency에 의해 Write 성능은 더욱 저하 된다. 본 논문에서 제안하는 Selective PreSET Technique은 유휴 버퍼를 활용하여 지연되는 SET Latency를 숨길 뿐만 아니라 PRAM 영역의 Data와 Request 영역 Data 의 AND 연산 결과를 미리 PRAM에 Write하여 동일한 ‘1’ Data를 제외하고 PRAM 영역의 Data를 선택적으로 SET 동작한다. 이 기법은 Dirty Data가 Write Back 될 때 셀의 중복된 상태 변화를 제거하여 내구성으로 인한 에러 발생률을 감소시킨다. 또한 Write Back 되는 Data의 양을 감소시켜 Write Throughput을 기존 PreSET 기법보다 향상시킬 수 있다. 시뮬레이션 실험 결과 기존의 PreSET 기법 대비 반복되는 셀의 SET, RESET 상태 변화를 평균적으로 각각 16.96 %, 47.13 % 감소 시켰다. 뿐만 아니라 버퍼로부터 Write Back하는 Data의 양을 감소 시켜 메모리 시스템의 성능을 약 1.45 배 향상시킬 수 있음을 확인하였다.
URI
https://repository.hanyang.ac.kr/handle/20.500.11754/127685http://hanyang.dcollection.net/common/orgView/200000427636
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GRADUATE SCHOOL[S](대학원) > ELECTRONICS AND COMPUTER ENGINEERING(전자컴퓨터통신공학과) > Theses (Master)
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