Analytical method based floorplanning with various constraints

Abstract

최상위 레벨 배치에서 배치 계획은 반도체 칩 설계의 중요한 단계이다. 설계가 커지고 설계 제약이 더욱 심해짐에 따라 최적의 배치 계획은 복잡해진다. 디바이스가 작아지면서 패드의 크기는 줄어들지 않아서 패드 제한 설계는 자주 나타난다. 실리콘 면적을 절약하고 배선 길이를 줄이기 위해 IO 패드는 칩 주변뿐만 아니라 코어 영역 내부에 배치 할 수 있게 되었다. 데이터 경로 매크로는 집적 회로의 필수 구성 요소이다. 데이터 경로 구조의 규칙성이 높기 때문에 배치 중에 컴팩트한 레이아웃 설계가 가능하다. 경우에 따라 데이터 경로 매크로가 수동으로 사전 설계되고 사전 배치된다. 그러나 종종 데이터 경로 매크로가 다른 회로와 섞이므로, 데이터 경로 매크로는 규칙적이기 위해 미리 추출되어야 한다. 본 논문에서는 먼저 셀 밀도의 적응형 조절을 이용하여 새로운 효과적인 셀 중복 감소 방법을 개발하였다. 이것은 분석 배치 중에 하나의 전체 페널티 매개 변수를 사용하는 기존 방법의 약점을 극복하기 위한 것이다. 조밀하게 연결된 셀은 중복이 많이 되는 경향이 있기 때문에 혼잡한 영역의 밀도가 적응적으로 조정된다. 두 번째로, 분석 배치 방법을 기반으로 배선 가능성과 배선 길이/지연을 고려한 area IO 배치 계획 및 클러스터링 기술을 개발한다. 배치 가능성 고려한 배치 계획 기술은 배선 블록이 있는 블록이 있을 때 배선 가능성을 향상시키기 위해 고안되었다. 최적의 플립 칩 배치 계획 방법은 area IO 배치 / 클러스터링, 적응형 밀도 제어, 배선 가능성 최적화 및 버스 채널링과 함께 분석 배치 기술을 사용한다. 세 번째로, 주어진 회로의 셀은 크기 및 핀 정보에 따라 정확하게 분류된다. 셀의 연결 벡터를 사용함으로써 연결의 유사성이 추정되어 데이터 경로의 기능 단계를 구성하는 잠재된 데이터 경로를 추출한다. 회로에서 잠재된 데이터 경로를 추출하기 위한 연결 벡터를 기반으로 두 가지 새로운 효율적인 데이터 경로 논리 추출 기술(EDLET)을 구현한다. 하나는 절차 기반 방법이고, 다른 하나는 기계 학습 기반 방법이다. 제안한 배치 계획 방법은 우수한 성능을 보여주는 분석적 배치 기술을 사용한다. 일련의 벤치 마크 예제를 사용하는 실험에서 사전 중복 감소 및 배선 밀도 감소에서 상당히 향상된 결과를 얻을 수 있었다. 가상 셀로 인해 HPWL은 다소 줄었고 버스 채널링을 위한 공간은 효율적으로 할당되었다. 가상 셀들과 일반 셀들의 연결 길이가 줄어들어 HPWL이 감소했기 때문에 전체 HPWL이 감소하였다. 최첨단 방법과의 비교 실험에서 제시한 절차 기반 방법과 학습 기반 방법은 모두 MISPD 2011 Datapath Benchmark Suite에서 잠재된 데이터 경로를 효율적으로 추출하였다. EDLET의 추출 결과는 규칙적인 구조로 데이터 경로를 배치하기 위한 데이터 경로 배치 도구로 전달된다.; Being a top-level placement, floorplanning is an important procedure in semiconductor chip design. Optimal floorplanning becomes complicated as the design becomes larger and design constraints become more stringent. Pad-limited designs appear frequently as the device size shrinks, while the pad size does not shrink as much. To save silicon area and to reduce wirelength, IO pads can also be placed inside the core area as area IOs, as well as on the periphery of a chip. Datapath macros are essential components of integrated circuits. The high regularity of datapaths allows compact layout design during placement. In some cases, datapath macros are manually pre-designed and pre-placed. However, frequently datapath macros are mixed with other circuits and datapath macros need to be extracted to capitalize on their regularity. In this paper, first, a new effective cell overlap reduction method is developed by using adaptive adjustment of cell density. This is to overcome the weakness of conventional methods which use a single global penalty parameter during analytical placement. A new effective cell overlap reduction technique is developed. Since densely connected cells tend to get large overlaps, the density of the crowded region is adaptively adjusted. Second, area IO floorplanning and clustering techniques are developed considering routability and wirelength/delay based on analytical placement method. Routability driven floorplanning techniques are devised to improve routability when there are blocks with routing blockages. Our optimal flip-chip floorplanning method uses analytical placement techniques with area IO placement/clustering, adaptive density control, routability optimization, and bus channeling. Third, the cells of a given circuit are accurately classified based on their size and pin information, and we propose novel connection vectors to represent aspects of the connectivity among the cells. By using the connection vectors of the cells, the similarity of connections is evaluated to extract potential datapath stages that constitute functional steps of a datapath. We implement two new efficient datapath logic extraction techniques (EDLET) based on the connection vectors for extracting potential datapaths in the circuit. One is the procedure-based method, and the other is the machine learning-based method. Our floorplanning methods uses analytical placement techniques that show good performance. In experiments using a set of benchmark examples, significantly improved results are obtained in pre-legalization overlap reduction and routing density reduction. Due to the virtual cell, HPWL was rather reduced and the space is efficiently allocated for bus channeling. The total HPWL was reduced because the HPWL of virtual cells and general cells decreased. When compared with state-of-the-art methods, the experiments show that the procedure-based method and the learning-based method proposed in this paper both efficiently extract potential datapaths from the MISPD 2011 Datapath Benchmark Suite. The extraction results of proposed EDLET can be forwarded to a datapath placement tool for placing datapaths with a regular structure.