H.264/AVC CAVLC를 위한 확장형 병렬 복호 회로 설계

Abstract

H.264/AVC CAVLC 고속 복호화 설계에 있어서 확장적인 병렬처리, 적은 면적, 저전력을 위한 몇 가기 새로운 아이디어 제시한다. 첫 번째, 빠른 저전력 연산을 위한 단순화된 논리 연산 회로, 두 번째, 효율적인 논리 연산을 위한 코드 길이 기반의 그룹화, 세 번째, M 비트까지의 병행 처리이다. 비교를 위해 M=8인 병렬 논리 연산 복호기와 기존 방식의 복호기를 설계하였다. 실험 결과, 우리가 제안한 기업이 기존 방식의 복호기보다 비슷한 성능에서 40% 작은 면적을 사용하였다.

In the high speed decoder design for H.264/AVC CAVLC, several new ideas have been devised for scalable parallel processing, less area, and less power. First, simplified logical operations are used for fast low power operations. Second the codes are grouped based on their lengths for efficient logical operation. Third, up to M bits of input is simultaneously analyzed. For comparison, we have designed the logical operation based parallel decoder for M=8 and a typical conventional method based decoder. For similar decoding rates, our new approach uses 40% less area than the typical conventional method.