DFR을 위한 Spare Cell Type 비교

Abstract

집적 기술의 발달로 반도체 회로의 복잡도가 크게 증가하고 동작속도가 빨라지면서 반도체 설계 검증이 어려워 졌고, 반도체 설계 이후(post-silicon) 오류(error) 발생확률이 증가 하고 있다. 이에 따라 반도체 설계 단계부터 오류 수정을 고려한 design for repair (DFR) 방법이 필요하게 되었다. 본 연구에서는 pin elevation과 일부 metal revision을 이용한 DFR 기법을 제안하고 여러 예비 셀(spare cell)에 대하여 적용하였다. 실제 레이아웃(layout) 설계를 통해 각 예비 셀의 총 면적, elevated pin 수, routing 복잡도를 계산하여 장단점을 분석하고, 각 회로에 맞는 예비 셀을 선택할 수 있도록 제시하였다.

Due to increased integration density and clock speed, silicon validation becomes difficult to find all possible errors. To fix the errors or to make modifications after fabrication easier, design for repair (DFR) becomes necessary. We propose a design for repair method which uses elevated pins and partial metal revision. Various spare cell types are used for repair. The costs of spare cell types, such as areas, the number of elevated pins, and routing complexities, are compared by using layouts to select suitable spare cell types.