Enhanced Low Power Scan Test Methodology to Optimize Scan Test Time

Abstract

The continuously increasing complexity of the modern very large–scale integration (VLSI) designs demands that chip tests have a high level of quality. However, the excessive power consumption during test mode, which is much higher than functional operation of a VLSI design, threatens the reliability of test and manufactured VLSI chips. In this dissertation, a low–power scan test methodology to reduce test power consumption for different types of scan test architectures has been presented. For the first, a low power scan test method for a code–based scan compression technique has been proposed. The low power scan test method introduces an enhanced scan chain reordering algorithm to reduce test power consumption for scan test architecture using a code–based scan compression technique. The proposed scan chain reordering algorithm not only decreases test power consumption, but also increases compression ratio of code–based scan compression techniques. In addition, it leads to less routing overheads by limiting the relocation distance of scan flip–flops. Second, a low–power scan test method for both a basic scan test architecture that does not utilize any scan compression technique and a scan test architecture using a broadcast–based scan compression technique has been proposed. The proposed scan test introduces a brand–new shift mechanism, which called exclusive shift–in and shift–out mechanism, and a half–split scan chain architecture by test channel sharing. The exclusive shift–in and shift–out mechanism significantly decreases average shift power consumption, but it increases the test time for shift process. A half–split scan chain architecture can mitigate this increased test time. The proposed method is less intrusive to the design and can be used in tandem with existing low power scan test methods to further reduce test power consumption. The proposed low power scan test methods are verified by implementing different benchmark circuits of ISCAS ’89, ITC ’99, and ILWS ’05 with 180nm process library. It has observed that the scan chain reordering algorithm for code–based test data compression decreases around 30~40% of test power consumption regardless of code–based test data compression algorithm. In addition, the low power scan test with an exclusive shift–in and shift–out also decreases around 30% of test power consumption regardless of design characteristics of VLSI design, such as the hardware complexity of a design, the number of “don’t care” bits, and the architecture of scan chains.; 최신의 VLSI (Very Large Scale Integration) 디자인의 지속적인 복잡도 증가는 높은 수준의 품질을 가지는 칩 테스트를 요구한다. 그러나, 테스트 모드에서 발생하는VLSI 디자인의 기능 동작 모드보다 훨씬 높은 수준의 초과적인 전력소모 제조된 칩과 테스트의 신뢰성을 위협한다. 본 논문에서는, 다양한 스캔 테스트 구조에 대해 수행되는 스캔 테스트의 전력 소모를 감소시키는 저전력 스캔 테스트 방법론을 보여준다. 첫 번째로 코드 기반 스캔 압축 기술에 대한 저전력 스캔 테스트 방법을 제안하였다. 제안된 저전력 스캔 테스트 방법은 코드 기반 스캔 압축 기술을 사용하는 스캔 테스트 구조의 테스트 전력 소모를 절감하는 향상된 스캔 체인 재정렬 알고리즘을 소개한다. 제안된 스캔 체인 재정렬 알고리즘은 테스트 전력 소모를 감소시킬 뿐만 아니라 코드 기반 스캔 압축 기술의 압축률을 향상시킬 수 있다. 또한, 제안된 방법은 스캔 플립플롭의 재배치 거리를 제한하여 적은 배선 오버헤드를 가지게 된다. 두 번째로 스캔 압축 기술을 사용하지 않는 기본적인 스캔 테스트 구조 및 브로드캐스트 기반 스캔 압축 기술을 사용하는 스캔 테스트 구조에 대한 저전력 스캔 테스트 방법을 제안하였다. 제안된 스캔 테스트 방법은 배제적 쉬프트-인 및 쉬프트-아웃 메커니즘이라 불리는 새로운 쉬프트 메커니즘과 테스트 채널 공유에 의한 양분된 스캔 체인 구조를 사용한다. 배제적 쉬프트-인 및 쉬프트-아웃 메커니즘은 평균 쉬프트 전력 소모를 크게 감소시킬 수 있으나, 쉬프트 프로세스에 소요되는 테스트 시간을 증가시킨다. 양분된 스캔 체인 구조는 이러한 증가된 시간을 완화시키는 역할을 한다. 제안된 방법은 설계에 대해 침해적이지 않으며, 기존에 제안되었던 저전력 스캔 테스트 방법들과 함께 사용함으로써 테스트 전력 소모를 더욱 줄일 수 있게 한다. 제안하는 저전력 스캔 테스트 방법들은 ISCAS ‘89, ITC ‘99, 그리고 ILWS ‘05의 여러 벤치마크 회로를 180nm 공정 라이브러리로 구현하여 검증하였다. 코드 기반 테스트 데이터 압축을 위한 스캔 체인 재정렬 알고리즘은 코드 기반 테스트 데이터 압축 알고리즘에 관계없이 약 30~40%의 테스트 전력 소모를 절감하였다. 또한, 배제적 쉬프트–입력 및 쉬프트–출력 메커니즘을 사용하는 저전력 스캔 테스트는 하드웨어 복잡도, “don’t care” 비트의 수, 스캔 체인 구조 등과 같은 VLSI 디자인의 특성에 관계없이 테스트 전력 소모를 30% 절감할 수 있었다.