시그니처 기반 이거 하드웨어 트랜잭셔널 메모리에서의 캐시 접근 이력을 이용한 거짓 충돌 감소

Title
시그니처 기반 이거 하드웨어 트랜잭셔널 메모리에서의 캐시 접근 이력을 이용한 거짓 충돌 감소
Other Titles
Using Cache Access History for Reducing False Conflicts in Signature-Based Eager Hardware Transactional Memory
Authors
이인환
Keywords
멀티코어 프로세서; 하드웨어 트랜잭셔널 메모리; 시그니처; 거짓 충돌; 캐시 접근 이력; multicore processor; hardware transactional memory; signature; false conflict; cache access history
Issue Date
2015-04
Publisher
한국정보과학회
Citation
정보과학회논문지, v. 42, NO 4, Page. 442-450
Abstract
본 논문에서는 시그니처 기반의 이거 하드웨어 트랜잭셔널 메모리(eager HTM)에서 발생하는 거짓 충돌을 줄이기 위한 방법을 제안한다. 이 방법에서는 각 트랜잭션이 실행 중에 접근하는 캐시 블록들을 추적한다. 그리고 다른 코어로부터의 요청에 대해 충돌이 없다는 증거를 추적한 정보가 제공하면, 시그니처 서브시스템이 충돌이라고 선언하더라도 그것을 무시하도록 조치한다. 따라서 제안한 방법을 사용하면 거짓 충돌에 의한 트랜잭션의 멈춤 또는 취소를 줄일 수 있다. 이 방법은 시그니처 기반의 이거 HTM을 구현하는 멀티코어 프로세서의 성능을 향상시키기 위해 사용할 수 있다. 16개의 코어로 구성된 LogTM-SE 시스템에서 스탠포드 대학에서 개발한 STAMP 벤치마크를 사용하여 실험한 결과, 제안한 방법을 사용할 경우 시스템의 성능은 평균 20.6% 만큼 향상되었다. This paper proposes a method for reducing false conflicts in signature-based eager hardware transactional memory (HTM). The method tracks the information on all cache blocks that are accessed by a transaction. If the information provides evidence that there are no conflicts for a given transactional request from another core, the method prevents the occurrence of a false conflict by forcing the HTM to ignore the decision based on the signature. The method is very effective in reducing false conflicts and the associated unnecessary transaction stalls and aborts, and can be used to improve the performance of the multicore processor that implements the signature-based eager HTM. When running the STAMP benchmark on a 16-core processor that implements the LogTM-SE, the increased speed (decrease in execution time) achieved with the use of the method is 20.6% on average.
URI
http://www.dbpia.co.kr/Article/NODE06267586http://hdl.handle.net/20.500.11754/24017
ISSN
2383-630X; 2383-6296
DOI
http://dx.doi.org/10.5626/JOK.2015.42.4.442
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