PVT 변화에 둔감한 전압-시간-전압 변환기와 미스매치 쉐이핑을 사용한 3차 노이즈 쉐이핑 아날로그-디지털 변환기

Abstract

본 논문에서는 3차 noise shaping-축차 비교형 (Successive Approximation Register) 아날로그-디지털 변환기 (Analog to Digital Converter)를 제안한다. 제안하는 ADC는 8 bit 성능의 SAR ADC를 사용하고 3차의 noise shaping 동작을 구현하기 위해 EF (Error-Feedback) 구조와 CIFF (Cascade of Integrators with Feed Forward) 구조를 cascade 하였다. EF 구조에 사용되는 FIR (Finite Impulse Response) 필터는 ping-pong 구조로 설계 하였으며, CIFF 구조에 사용되는 적분기는 증폭기와 증폭된 값을 저장하는 커패시터의 상호 동작으로 구현 하였다. SAR ADC의 CDAC (Capacitor Digital to Analog Converter)에서 mismatch가 발생하면 SNDR (Signal to Noise and Distortion Ratio)을 저하시키는 고조파 왜곡이 발생하며, 이를 방지하기 위해 DWA (Data Weighted Averaging) logic을 이용한 mismatch shaping 기법을 Fine CDAC에 적용하였다. EF 구조와 CIFF 구조에 사용되는 증폭기는 VTV (Voltage-Time-Voltage) converter를 사용하며, residue 전압을 전압-시간-전 압의 변환 과정을 통해 증폭하기 때문에 PVT (Process Voltage Temperature) 변화에 둔감한 특징을 지닌다. 제안하는 ADC는 28 nm 공정을 사용하여 설계하였으며, transient noise를 포함했을 때는 82.78 dB의 SNDR 을, 포함하지 않았을 때는 95.86 dB의 SNDR을 가진다. 레퍼런스 전압은 1 V 이며, 전력 소모량은 435 uW이고 그에 따른 Schreier FoM (Figure of Merit) 및 Walden FoM은 transient noise를 포함했을 시 각각 179.4 dB 및 9.71 fJ/conv. step이다.