Simulation and Electrical Characterization of Strained GAA FETs and Oxide TFTs

Abstract

게이트-올-어라운드(gate-all-around, GAA) FETs는 게이트가 채널의 모든 면을 감싸 정전기 제어 능력을 극대화한 구조이다. GAA FETs는 주어진 레이아웃(layout)에서 채널 단면적 넓이와 채널의 층 수와 같은 요소를 고려하여 제작해야 한다. 더불어, 채널의 스트레인(strain)을 통해 이동도 (mobility)를 향상시킬 수 있기에 함께 고려되어야 한다. 최근 International Roadmap Devices and Systems (IRDS) 보고서에 따르면, FinFETs에 이어서, 모놀리식 3차원 집적(monolithic 3D, M3D)은 GAA FETs에 이어서 차세대 로직 소자 아키텍쳐로 유망한 후보로 언급되고 있다. M3D는 CMOS를 집적하는 방식과 다양한 반도체 물질을 혼합하는 집적 방식(hybrid integration)이 있으며, 산화물 박막트랜지스터(thin-film transistors, TFTs)는 낮은 누설 전류, 낮은 공정 온도로 인해 M3D에 사용되기 적합하다. 또한 산화물 TFTs는 저전력 프로세서, 임베디드 메모리, 신경망 연산 응용분야에서도 활용된다. 이렇듯, 산화물 TFTs 회로의 응용 범위가 넓어짐에 따라 산화물 TFTs의 채널 치수(dimension)에 따른 소자 특성 영향성 연구가 필요하다. 또한 산화물 TFTs의 안정성 개선을 위해 계면 트랩 분석이 중요해지고 있다. 본 논문은 FinFETs 이후 차세대 반도체 소자인 실리콘 GAA FETs와 산화물 TFTs의 중요하지만 주목받지 않은 연구를 목표로 한다. 또한 각 연구에서 도출된 결론으로부터 소자 성능 또는 신뢰성을 개선할 아이디어를 제시한다. 먼저, 3D TCAD (technology computer-aided design) 시뮬레이션을 통해, 다양한 구조 조건을 갖는 실리콘 GAA FETs의 소자 및 회로 성능에 미치는 스트레인 효과를 조사하였다. GAA는 나노시트 cross-section에서 기생 커패시턴스 영향을 적게 받으며, strain 효과를 통해 기생 커패시턴스 증가 없이 구동 전류를 증가시켜 회로 성능을 향상시킬 수 있음을 확인했다. 다음으로, 산화물 TFTs는 디스플레이와 M3D를 포함한 다양한 회로에 응용 됨에 따른 넓은 범위의 채널 치수를 갖게 된다. 산화물 TFTs의 넓은 채널 폭에서 낮은 문턱전압을 갖는 특성을 확인하였다. 이 현상을 분석하기 위해 무작위 전위 분포(random potential distribution) 모델을 제안하였다. 이 모델의 넓은 채널 폭에서 전도도 경로가 생기는 더 낮은 표면 전위가 발생하는 결과는 넓은 채널 폭의 낮은 문턱 전압 현상을 해석할 수 있다. 마지막으로, 디스플레이 및 혼용 집적 응용 분야에 적용되는 산화물 TFTs의 높은 신뢰성은 필수적이다. 본 연구에서는 산화물 TFTs의 짧은 시간 열화 복구에 관여하는 트랩을 분해하는 분석법을 제시한다. 제시한 분석법을 통해 짧은 시간의 고속 및 분리 추출이 가능하며, 더 나아가 계면 트랩의 메커니즘을 분석할 수 있는 정보를 얻을 수 있다. |Gate-all-around (GAA) field-effect transistors (FETs) are structures that maximize electrostatic control by surrounding the channel with the gate on all sides. GAA FETs design consideration factors include channel cross-sectional shape and number of channel layers for a given layout. Additionally, strain effects should be considered to enhance performance. Recently, as in the report of the International Roadmap Devices and Systems (IRDS), monolithic 3D (M3D) integration is a promising candidate as the next-generation device architecture following GAA FETs. M3D encompasses two integration approaches: 3D integration for CMOS logic and hybrid integration of different functionalities while using various semiconductor materials. Thin-film transistors (TFTs) based on oxide semiconductors have many advantages for M3D due to their low leakage current and low process temperature. Oxide TFTs have mainly been used as the backplane in displays, but recently find applications in low-power processors, embedded memory, and neural network computation. As the range of applications expands, there is a need for research on the scalability of channel dimensions in oxide TFTs. Furthermore, interface trap analysis becomes increasingly important for improving the stability of oxide TFTs. This paper aims at an important yet unnoticed study of silicon GAA FETs and oxide TFTs, which are next-generation semiconductor devices following FinFETs. Futhermore, ideas to improve device performance or reliability are presented from the conclusions of each study. First, strain effects on device and logic performance of silicon GAA FETs with various structure conditions were investigated via 3D technology computer-aided design (TCAD) simulation. It has been confirmed that nanosheet GAA FETs performance is less influenced by parasitic capacitance, and the strain effect can increase the drive current without increasing the parasitic capacitance, thereby enhancing circuit performance. Oxide TFTs have a wide range of channel dimensions for a wide range of circuits in displays and other applications including M3D. It has been experimentally observed that oxide TFTs have a low threshold voltage (Vth) in wide channel widths. To analyze this phenomenon, a random potential distribution model is proposed. This model can interpret the low Vth phenomenon of a wide channel width by finding the surface potential where the low conductance path occurs. Finally, high reliability of oxide TFTs is crucial for display and hybrid integration applications alike. In this study, we present a method to decompose traps involved in short-timescale degradation recovery of oxide TFTs. This analysis method separated the oxide TFT interfacial traps into three type of defects and obtained the de-trap activation energy. Through the proposed analysis method, high-speed extraction and decomposition of traps in a short time are possible, and furthermore, the physical mechanism behind degradation can be explored from the interfacial trap information.