VerilogHDL을 활용한 CNN 영상처리 모델 설계

Abstract

CNN(Convolutional Neural Network)모델은 이미지 같은 다차원의 데이터를 처리하는데 유용하여 다양한 영상처리 분야에 활용되고 있으며 실시간 예측을 위해 CNN 신경망 모델의 가속에 대한 연구가 활발히 진행되고 있다. FPGA는 HDL( Hardware Description Language)로 설계한 RTL( Register Transistor) 로직을 회로로 합성(Synthesis)하여 회로를 프로그래밍 한다. FPGA와 HDL을 활용하면 회로의 연산과 Data-path를 직접 설계하고 병렬적(Parallel)이고 동시적인(Concurrent)한 처리가 가능하기 때문에 신경망 가속 연구에 활용되고 있다. 본 논문은 VerilogHDL을 활용하여 CNN 영상처리 모델의 설계하는 방법을 제안한다. CNN 신경망 모델의 일반적인 구조를 갖는 기본 CNN 신경망 모델을 VerilogHDL로 설계하고 합성 및 시뮬레이션을 통해 동작을 검증한다. 기본 CNN 신경망 모델은 2개의 합성곱 계층과 2개의 최대 풀링 계층, 2개의 완전연결 계층으로 구성되며 각 계층의 연산을 담당하는 module을 설계하고 Top module에서 wire를 통해 연결하여 기본 CNN 신경망 모듈을 설계한다. Xilinx FPGA를 기준으로 설계한 기본 CNN 신경망 모듈을 합성한 결과 LUT의 소모가 크지만 신경망 등의 대용량 처리 전용 FPGA의 LUT 탑재량과 비교할 때 정상적인 범위의 소모임을 확인하였다. 설계한 모듈의 시뮬레이션 결과 테스트 벤치를 따라 직접 계산한 출력결과와 동일한 파형을 나타내며 의도한 대로 연산 결과가 Combinational Circuit과 같이 데이터 입력 후 바로 출력되는 것을 확인하였다. 설계한 기본 CNN 신경망 모듈을 사용하여 입력데이터가 큰 신경망 모델을 설계하는 아이디어를 제안한다. 입력 데이터를 기본 CNN 신경망 모듈로 분할하고 CLK과 RESET, Memory 로 제어하는 분할한 연산을 하나의 기본 CNN 신경망 모듈로 처리하는 방안을 제안한다. 향후 제안한 설계 모듈의 경량화, 모듈화를 통한 최적화 설계에 대한 연구와 제안한 확장성에 대한 구현을 진행할 계획이다.