Analysis of the Multiple Rows Hammering Effect on Retention time on DRAM

Abstract

A DRAM cell consists of a simple structure of a 1-transistor 1-capacitor. As a result, high integration density level of the chip has been possible, with the direction of developing high bandwidth and lower power consumption, and has steadily grown as major memory. Therefore, it has steadily grown as major memory in the computer system. However, as the technology node is developed into smaller technical nodes, a new failure mechanism has emerged that threatens reliable operation. If such a failure mechanism is not expected and handled correctly, the system’s reliability using the corresponding memory is degraded. The row hammer issue is a typical issue of DRAM reliability. These phenomena evolve critically as the technology node shrinks, and the cost needed to mitigate the issue also increases as well. It became known that exploiting this phenomenon could cause major security problems for DRAM-based computer systems. By exploiting bit flip through this row hammer, it is possible to forcibly acquire and exercise unauthorized rights in any system which is vulnerable to the row hammer attack. These attacks can pose a major threat not only to individual PCs, but also to companies based in the cloud industry. Various studies have been conducted to solve the row hammer problem in both academia and the DRAM manufacturing industry. At the system level research, multiple methods have been studied by designing applications considering memory access. Meanwhile, at the circuit level, the mitigation circuit was implemented. When repetitive row access to any row is attempted, an additional refresh is performed to prevent data loss. This was conducted with research on the direction of improving the refresh method. These are methods such as finding vulnerable rows of memory in advance, tracking repeatedly accessed rows, or providing additional refreshes to rows that can probably cause row hammer errors. However, despite these methods, row hammer errors are not completely avoidable. This paper demonstrates that the row hammer error still occurs when repeatedly approaching multiple rows at a specific time for the memory chip in which the mitigation circuit is implemented. This represents a potential problem with the mitigation circuit currently used in the industry. The DRAM manufacturer’s refresh scheme is a crucial technology; in particular, the row hammer mitigation circuit technology is not disclosed at all. In this study, the operation method of the mitigation circuit was inferred using the above row hammer characteristics, and the vulnerability was targeted to confirm and analyze the occurrence of row hammer errors. Whenever repeated access to arbitrary row proceeds, additional leakage occurs in any cell in an adjacent row. The extra leakage that appears in this way negatively affects the existing retention time profile of the cell. That is, cells affected by row hammering have a corresponding amount of additional leakage, and the probability of error is increased. The demonstrate was made on these cases. |DRAM 셀은 1 트랜지스터, 1 캐패시터의 단순한 구조로 이루어져 있다. 이에 따라 고집적율을 갖추며 고대역폭과 저전력화를 지향하는 방향으로 발전해 왔고, 이러한 장점은 컴퓨터 시스템의 메인 메모리로써 꾸준히 성장할 수 있는 장점이 되어 왔다. 그러나 메모리가 더 작은 기술 노드로 확장될 때마다 올바른 작동을 위협하는 새로운 고장 메커니즘이 나타났다. 이러한 고장 메커니즘을 예상하지 못하고, 올바르게 대처하지 못하는 경우, 해당 메모리를 사용하는 시스템에서 신뢰도의 저하가 발생할 수 있다. DRAM에서 발생하는 row hammer 문제는 이러한 신뢰성 문제를 일으키는 대표적인 현상이다. 이 현상은 기술 노드가 발달할수록 더욱 치명적으로 발생할 수 있고, 그만큼 대처하기 위해 많은 노력과 시간이 소요하게 된다. Row hammer는 DRAM 칩의 임의적인 행에 반복적인 접근을 할 경우, 인접한 행에서 비트 플립이 발생하는 현상을 말한다. 이러한 현상을 악용하면, DRAM을 기반하는 컴퓨터 시스템의 보안에 큰 문제가 발생할 수 있다는 것이 알려지게 되었다. 이 row hammer를 통한 비트 플립을 악용하면, 시스템에서 허락되지 않은 권한을 강제로 취득하여 행사할 수 있게 되는 것이다. 이러한 공격은 개인의 PC 뿐만 아닌, 클라우드 산업을 기반하는 기업에도 큰 위협이 될 수 있다. 학계와 DRAM 제조 산업에서는 이 문제를 해결하기 위한 다양한 연구들이 진행되어 왔다. 시스템 레벨에서는 메모리의 접근을 고려하여 응용 프로그램을 설계하는 등의 많은 방법이 연구되고 있다. 한편, 회로 레벨에서는 row hammer 현상을 완화할 수 있는 회로가 개발 및 적용되고 있다. 임의의 행에 반복적인 접근을 시도할 때, 추가적인 refresh를 수행함으로써, 데이터의 유실을 막을 수 있다. 이는 refresh 방법을 개선하는 방향의 연구와 함께 진행되었다. 해당 메모리의 취약한 행을 미리 찾아내거나, 반복적으로 접근되는 행에 대하여 추적을 하거나, 확률적으로 row hammer error가 발생할 수 있는 row에 추가 refresh를 해주는 등의 방법 들이다. 그러나 이러한 방법 들에도 불구하고 row hammer error는 완전히 피해 갈 수 없다. 이 논문에서는, 상기에 기술한 완화 회로가 설계되어 있는 메모리 칩에 대하여, 일정한 시간에 여러 개의 행에 대하여 반복적으로 접근하게 될 때, row hammer 에러가 꾸준히 발생하는 것을 실험적으로 증명하였다. 이는 현재 산업에서 사용하고 있는 row hammer 완화 회로의 잠재적인 문제를 나타내는 것이다. DRAM 제조사의 refresh 방법은 핵심 기술이며 그렇기에 row hammer 완화 회로에 대한 기술은 외부에 전혀 공개되어 있지 않다. 이 연구에서는 상기의 row hammer 특성을 활용하여 완화 회로의 동작 방식을 유추해내고, 그 취약점을 공략하여 row hammer error가 발생함을 확인 및 분석하였다. 한편, 임의의 행에 대한 반복적인 접근이 진행될 때마다, 인접한 행의 임의의 셀에서는 추가 누설 전류가 발생하게 된다. 이렇게 발생한 추가 누설 전류는 해당 셀의 기존 retention time 특성에 부정적인 영향을 끼치게 된다. 즉, row hammering에 영향을 받은 셀은, 해당하는 만큼의 추가 누설 전류가 발생하게 되고, 그만큼 셀 오류가 발생하게 될 확률이 높아지는 것이다. 본 논문에서는 이러한 신뢰성 오류가 발생할 수 있는 셀을 찾아 해당 셀의 retention time 특성이 row hammer 현상에 의해 영향을 받는 것을 확인 및 입증하였다.