고속 직렬 인터페이스 디지털 링크의 저면적 설계

Abstract

본 논문에서는 디스플레이의 타이밍 컨트롤러와 소스 드라이버 IC의인터페이스인 고속 직렬 인터페이스 디지털 링크 로직의 저전력, 저면적 설계를 제안하였다. 제안된 링크 로직은 EMI 저감을 위한 스크램블러(Scrambler)와 8b/9b Encoding을 포함한 제어 신호와 영상 데이터를 처리하는 DataProc 블록 그리고 데이터의 송수신 프로토콜을 구현하기 위한 Formmater 블록으로 구성이 된다. 종래의 방식에서는 고속 직렬 인터페이스 디지털 링크 로직의 기능을 구현하기 위해서 과도한 하드웨어 리소스를 사용하였다. 이는 Chip의 크기의 증가와 소모 전력의 증가를 초래한다. 그렇기 때문에 고속 직렬 인터페이스 디지털 링크 로직은 최적화된 로직 구현을 통해 SRAM, 룩 업 테이블의 방식을 대체하는 설계이다. 고속 직렬 인터페이스 디지털 링크 로직은 Verilog HDL을 사용하여 설계 하였고, 40nm CMOS 공정을 사용해 Gate Level로 합성했다.