Energy-Efficient and High-Frame-Rate Analog Front-End ICs for Ultrasound Imaging Systems

Abstract

초음파 영상 시스템(ultrasound imaging system)은 인체에 대한 비침습적 특성과 실시간 영상 촬영이 가능한 이점으로 인해 의료 진단 분야에 널리 사용되고 있다. 초음파 영상 시스템에서 아날로그 프론트 엔드 집적 회로(analog front-end IC)는 고전압 신호를 초음파 변환기(ultrasound transducer)로 전송하고 인체로부터 되돌아온 초음파 신호를 수신하는 역할을 담당한다. 고품질의 실시간 초음파 영상을 얻기 위해서는 높은 프레임 레이트(frame rate)의 시스템 구현이 필요하며, 초음파 프로브에서 발생하는 열로 인한 인체의 피부 손상을 방지하기 위해서는 낮은 에너지 소모가 필요하다. 뿐만 아니라, 최근 각광받고 있는 휴대용 초음파 영상 시스템은 휴대용 의료 진단 분야에서 많이 각광받고 있기 때문에 초음파 영상 시스템에서의 에너지 효율성은 더욱 중요해지고 있다. 따라서 본 논문에서는 초음파 영상 시스템에서 요구되는 높은 프레임 레이트와 낮은 에너지 소모를 갖는 아날로그 프론트 엔드 집적회로, 낮은 전력 소모와 소 면적의 아날로그 지연 회로(analog delay line), 그리고 높은 에너지 효율과 변환 속도를 갖는 멀티 비트 순환 아날로그-디지털 변환기(multi-bit cyclic analog-to-digital converter)를 제안한다. 먼저, 초음파 영상 시스템 용 압전 미세가공 초음파 변환기(piezoelectric micro-machined ultrasound transducer)와 결합된 높은 프레임 속도의 아날로그 프론트 엔드 집적 회로를 제안하였다. 제안한 아날로그 프론트 엔드 집적 회로는 8 채널의 송수신 회로(transceiver)와 주변 회로로 구성되며, 서브 어레이 빔포밍 기반의 아날로그 다중 라인 획득(analog multi-line acquisition)을 적용하였다. 아날로그 다중 라인 획득은 아날로그 프론트 엔드 집적 회로에서의 지연을 동시에 정밀하게 제어하고 단일 스캔 시간 동안 여러 개의 스캔 라인을 생성하여 높은 프레임 레이트를 달성할 수 있다. 초음파 송수신을 위한 초음파 변환기의 감도는 각각 67.5 kPa/V 및 1.2 mV/kPa의 시뮬레이션 결과를 보이며, 해당 수치는 초음파 영상 시스템에 필요한 고전압 신호를 완화시켜 낮은 에너지 소모를 달성할 수 있다. 제안된 아날로그 프론트 엔드 집적 회로는 0.18-μm의 절연체 위 실리콘(silicon-on-insulator) 공정을 사용하여 제작되었으며, 2.56 mm × 1.68 mm의 면적을 갖는다. 아날로그 다중 라인 획득이 적용된 아날로그 프론트 엔드 집적 회로는 40 MHz의 샘플링 주파수에서 최대 1 μs의 지연을 정밀하게 제어하고, 150 mm 깊이의 초점(focal depth)에서 초당 9,000개 이상의 스캔 속도를 확보해 기존 연구보다 2배 이상 높은 결과를 달성하였다. 또한 단위 스캔 당 하나의 송수신 회로에서 소모되는 에너지와 인체 내부에서의 초음파 에너지 손실을 고려한 성능 지수(figure of merit)는 150 mm 깊이의 초점 및 3.6 MHz의 중심 주파수에서 20 nJ/scan/dB로 기존 연구들과 비교 시 가장 좋은 결과를 확인하였다. 두 번째로, 아날로그 프론트 엔드 회로에서의 전력 소모를 줄이기 위해 전류 분할 방법(current-splitting method)을 적용한 아날로그 지연 회로를 제안하였다. 제안한 회로는 파이프라인 형태의 샘플-홀드(pipelined sample-and-hold) 구조를 적용하고, 전하 공유 문제를 방지하기 위해 아날로그 메모리 셀 내부에 버퍼를 사용한다. 전류 분할 방법은 버퍼의 전류원을 아날로그 메모리 셀 내부와 외부에 각각 홀딩 전류원과 버퍼링 전류원으로 분할하며, 샘플링된 데이터의 왜곡 없이 아날로그 지연 회로의 전력 소모를 줄인다. 제안된 회로에서 전류 분할 방법을 적용하기 전, 후의 전력 소모량은 각각 1,080 μW와 90 μW로 제안한 전류 분할 방법이 아날로그 지연 회로의 전력 소모를 약 91.7% 줄인다는 것을 확인하였다. 제안된 아날로그 지연 회로는 0.18-μm CMOS 공정을 사용하여 제작하였으며, 120 × 140 μm2의 면적을 차지한다. 아날로그 메모리 셀의 샘플링 커패시터는 금속-절연체-금속 커패시터 대신 MOS 커패시터로 구현되어, 600 μm2의 단위 지연 당 면적을 달성하였으며, 이는 기존 연구 대비 77.6%의 면적을 감소시켰다. 제안한 아날로그 지연 회로는 측정 결과를 바탕으로 40 MHz의 샘플링 주파수에서 25 ns 단위의 지연 간격으로 최소 25 ns에서 최대 475 ns까지의 지연을 정확하게 제어하는 것을 확인하였다. 마지막으로, 초음파 영상 시스템 용 고효율 및 고속의 다중 비트 순환 아날로그-디지털 변환기를 제안하였다. 제안한 13-비트의 변환기는 4-비트의 단일 경사(single-slope) 양자화기를 서브 변환기로 사용하여 샘플링 된 입력 신호를 분해한 후 잔류 전압을 반복적으로 생성하고 양자화하는 순환 단일 경사 양자화 연산을 수행한다. 또한 4-비트의 단일 경사 양자화기는 연산 증폭기와 비교기의 아날로그 회로만 포함하여 간단하고 전력 측면에서 효율적인 구조를 사용한다. 제안된 다중 비트 순환 아날로그-디지털 변환기는 0.18-μm CMOS 공정을 사용하여 CMOS 이미지 센서 용으로 제작 및 측정되었을 뿐만 아니라 초음파 영상 시스템 용으로 설계, 레이아웃 및 시뮬레이션이 진행되었다. 측정 결과 제안한 아날로그-디지털 변환기는 +0.5/-0.54 LSB의 미분 비선형성과 +1.7/-2.8 LSB의 적분 비선형성을 달성하였다. 또한 최대 신호 대 잡음 및 왜곡 비율(signal-to-noise-distortion ratio)은 이미지 센서의 경우 73.14 dB로 측정되었으며, 이는 11.86 비트의 유효 비트 수 (effective number of bit)에 해당한다. 또한 초음파 영상 시스템의 경우 시뮬레이션을 통해 71.22 dB의 신호 대 잡음 및 왜곡 비율과 11.53 비트의 유효 비트 수를 검증하였다. 단위 채널당 소비 전력은 1.8 V의 전원을 기준으로 이미지 센서의 경우 781 kHz의 샘플링 주파수에서 87 μW를, 그리고 초음파 영상 시스템의 경우 40 MHz의 샘플링 주파수에서 9.3 mW의 결과를 가지며, 이 결과를 바탕으로 계산된 변환 당 에너지 효율은 0.08 pJ/conv.으로 기존 연구 대비 최고의 FoM을 나타낸다. 따라서 제안된 다중 비트 순환 아날로그-디지털 변환기는 높은 변환 속도와 낮은 에너지 소비를 요구하는 이미지 센서 및 초음파 영상 시스템에 적합하다.| Ultrasound imaging systems (UISs) have been widely used for medical diagnostic applications because they have non-invasive characteristics for the human body and capability to generate images in real time. In the UISs, the analog front-end integrated circuit (AFE IC) plays a key role in transmitting high-voltage (HV) signals to the ultrasound transducers and receiving echo from the human body. It requires not only high frame rate to obtain high-quality and real-time images of the UISs, but also low energy consumption to prevent the skin damage from the heat generated by the ultrasound probe. Furthermore, since portable UISs have been increasingly demanded for hand-held diagnostic applications, the energy efficiency has been becoming more important for the UISs. Therefore, this dissertation presents an AFE IC with high frame rate and low energy consumption, an analog delay line with low power consumption and small area, and a multi-bit cyclic ADC with high energy efficiency and high conversion speed, all of which are required for the UISs. First, a high frame rate AFE IC combined with a piezoelectric micromachined ultrasonic transducer (PMUT) for the UISs is proposed. The proposed AFE IC, which consists of 8-channel transceivers and a peripheral circuit, employs an analog multi-line acquisition (AMLA) based on sub-array beamforming. This AMLA generates multiple scanlines during a scan time by simultaneously and precisely controlling the delay of the AFE IC, thus achieving the high frame rate of the AFE IC. The sensitivities of the PMUT for transmitting and receiving ultrasound waves are simulated to be 67.5 kPa/V and 1.2 mV/kPa, respectively, which are high enough to mitigate the needs of the high-voltage electronics for UISs. The proposed AFE IC was fabricated using a 0.18-μm silicon-on-insulator process and occupies an active area of 2.56 mm × 1.68 mm. The measurement results using the simulated PMUT parameters show that the proposed AFE IC with the AMLA precisely controls its delay up to 1 μs at a clock frequency of 40 MHz. It also acquires more than 9,000 scan/s even at a focal depth of 150 mm, which is at least twice greater than those of prior works, achieving a high frame rate of 93 Hz when 100 scanlines are used for a frame. In addition, a figure-of-merit, which considers the energy consumption per channel/scan and the energy loss, is achieved to be 20 nJ/scan/dB at a focal depth of 150 mm and a center frequency of 3.6 MHz; this is the best result compared to previously reported works. Therefore, the proposed AFE IC is suitable for UISs requiring high frame rate and low energy consumption. Second, an analog delay line (ADL) that adopts a current-splitting method (CSM) is proposed to reduce power consumption. The proposed ADL employs a pipelined sample-and-hold architecture and includes a buffer in the analog memory cell to prevent a charge sharing problem. The CSM reduces power consumption without distorting the sampled data by dividing the current source of the buffer into a holding current source and a buffering current source, which are located inside and outside the analog memory cell, respectively. The simulated power consumptions of the proposed ADL without and with the CSM are 1080 μW and 90 μW, respectively, indicating that the CSM reduces power consumption by 91.7%. The proposed ADL was fabricated using a 0.18-μm CMOS process with a 1.8-V supply voltage and occupies an active area of 120 × 140 μm2. The sampling capacitor in the analog memory cell was implemented with MOS capacitors instead of metal-insulator-metal capacitors, resulting in an area per unit delay of the proposed ADL of only 600 μm2, which is much smaller than those achieved in prior works. The measurement results show that the delay of the proposed ADL was accurately controlled from 25 ns to 475 ns with a unit delay step of 25 ns at a sampling frequency of 40 MHz. Therefore, the proposed ADL is suitable for the AFE IC of the UISs requiring low power consumption and small area. Finally, a high-speed and energy-efficient multi-bit cyclic analog-to-digital converter (MC ADC) is proposed for the UISs. The proposed 13-bit MC ADC, which uses a 4-bit single-slope (SS) quantizer as a sub-ADC, resolves the sampled input voltage, followed by the cyclic SS quantization operation that repeatedly produces and quantizes the residue voltage. It operates in only seven phases to resolve 13-bit, thus achieving high conversion speed. Moreover, the 4-bit SS quantizer employs a simple and power-efficient structure that includes only the analog circuits of an operational amplifier and a comparator. Using a 0.18-μm standard CMOS process, the proposed MC ADC was not only fabricated and measured for CMOS image sensors (CISs), but also designed with layout and simulated for UISs.The verification results show that the proposed MC ADC achieves a differential nonlinearity of +0.5/-0.54 LSB and an integral nonlinearity of +1.7/-2.8 LSB. In addition, the maximum signal-to-noise-and-distortion ratio is measured to be 73.14 dB for CISs, which corresponds to an effective number of bit (ENOB) of 11.86-bit, and simulated to be 71.22 dB for UISs, which corresponds to an ENOB of 11.53 bit. The power consumption per channel at a power supply of 1.8 V is measured to be 87 μW at a sampling frequency of 781 kHz for CISs and is simulated to be 9.3 mW at a sampling frequency of 40 MHz for UISs. Moreover, the figure of merit (FoM) of the proposed MC ADC, which indicates an energy efficiency per the conversion, achieves the best FoM among the compared works. Therefore, the proposed MC ADC is suitable for the CISs and UISs requiring high conversion speed and low energy consumption.