비교기를 이용하여 공통 모드 변동이 적용된 1GS/s 10b 파이프라인-축차비교형 아날로그-디지털 변환기

Abstract

본 논문에서는 단일 채널의 1GS/s 10 비트를 가지고 비교기를 사용하여 두 번째 스테이지의 공통 모드 전압을 조절해주어 두 번째 스테이지의 비교기 입력 노이즈를 최소화하여 ENOB(effective number of bit)이 증가되는 파이프라인-축차 비교형(pipelined-SAR) 아날로그-디지털 변환기(analog to digital converter, ADC)를 제안한다. 제안하는 pipelined-SAR ADC는 5 비트와 6 비트를 가지는 SAR ADC들로 구성되며 사이에 1 비트 리던던시(redundancy)를 두고 있다. SAR ADC는 루프 언롤(loop-unrolled, LU) 구조를 사용하고 비동기식(asynchronous)으로 동작한다. 첫 번째 스테이지의 동작이 끝난 후 잔류 전압 증폭에 사용되는 증폭기(residue amplifier, RA)는 인버터 구조의 다이내믹 증폭기를 사용하였고 7 의 게인을 요구한다. 두 번째 스테이지의 공통모드 전압 조절은 LSB 비교가 끝난 뒤 증폭기의 바이어스 전압 조절하여 CDAC B top-plate 전압이 목표 전압에 도달함에 따라 비교기의 입력 참조 노이즈를 최소화하는 방식을 사용했고 노이즈 시뮬레이션을 통해 ENOB이 23 % 증가함을 확인했다. 제안하는 ADC는 28 nm 공정을 사용해 설계하였으며 시뮬레이션 결과는 저주파수에서 58.12 dB의 SNDR(signal to noise and distortion ratio)을 가지며, ENOB은 9.36 bit에 해당된다. 공급 전압으로 1 V를 사용할 때 9.05 mW의 전력을 소모하고, 이는 13.77 fJ/conversion-step의 Walden FoM(Figure of Merit)에 해당한다.|The proposed single channel 1GS/s 10-bit pipelined-SAR ADC uses a comparator to regulate the second stage common mode voltage, minimizing the comparator input referred noise of the second stage, increasing the ENOB. The ADC consists of a 5-bits first stage and 6-bits second stage, with 1-bit redundancy. The SAR ADC consists of loop-unrolled architecture and asynchronous. Residue amplifier is used for residue voltage amplification after the operation of the first stage is completed. RA used an inverter based dynamic amplifier and requires a gain of 7. The second stage common mode voltage was regulated to minimize comparator input referred noise comparator as CDAC top-plate voltage reaches a target voltage by regulating the RA bias voltage after LSB comparison. It was confirmed that ENOB increased by 23 % in noise simulation. The proposed ADC was implemented using a 28 nm CMOS process, and the simulation results exhibits SNDR of 58.12 dB, which is equivalent to ENOB of 9.36 bits. It consumes 9.05 mW from a 1-V supply, leading to a Walden FoM of 13.77 fJ/conv-step at low frequency.