천이 지연 고장 테스트를 위한 IEEE 1500 래퍼 셀 설계

Abstract

SoC의 집적도와 동작 속도의 증가로 인하여 지연 고장 테스트의 중요성이 더욱 커지고 있다. 지연 고장 모델에는 경로 지연 모델과 천이 지연 고장 모델이 있다. 천이지연 고장 모델은 입력 값이 0에서 1로 천이 할 때 발생하는 지연으로 문제가 되는 상승 지연 고장과 1에서 0으로 천이 할 때 발생하는 지연으로 문제가 되는 하강 지연 고장으로 나뉜다. 천이지연 고장 테스트를 위해서는 연속 적인 테스트 패턴을 인가하고 테스트 결과를 한 시스템 클럭 안에 캡처해야 한다. 본 논문은 천이 지연 고장 테스트를 지원하는 IEEE 1500 래퍼 셀 구조와 IEEE 1149.1 TAP 제어기를 이용하기 위한 인터페이스 회로를 제시하고, 이를 이용한 테스트 방법을 제안 한다.제안 하는 방법은 하나의 테스트 패턴을 이용 하여 상승 지연 고장 테스트와 하강 지연 고장 테스트를 연속적으로 수행 할 수 있으며 다른 클럭으로 동작하는 코어에 대한 테스트를 동시에 수행 할 수 있다. 기존의 방법에 비하여 적은 면적 오버헤드를 가지며 테스트 시간을 줄일 수 있다.; As the integration density and the operating speed of System on Chips(SoCs) become increasingly high, it is crucial to test delay defects on the SoCs. There are two types of delay fault models, one is a path delay fault model and the other is a transition delay fault model. Transition delay fault model is used to detect single-node slow-to-rise and slow-to-fall faults. In order to detect the transition delay fault, the test responses must be captured in a system clock cycle after applying a sequential test pattern. This paper introduces an IEEE 1500 wrapper cell architecture and IEEE 1149.1 TAP controller to wrapper serial port interface logic, and proposes a transition delay fault test method. Proposed method can detect slow-to-rise and slow-to-fall faults sequentially with one test pattern and simultaneously test IEEE 1500 wrapped cores operating at different core clocks with low area overhead and short test time.